文档介绍：指导教日———堂盟』堕—谱á颉!回钡亲只恃巍!微处理器片内互连的设计优化与分析硕士生姓名—————里坐玉———煎盐望墨堡生工学硕士学位论文国防科学技术大学研究生院二五年十一月研冤万目一
好的满足唧酒纳杓菩枨螅谛阅堋⒐摹⒚婊涂煽啃陨隙蓟竦昧瞬煌能、功耗、面积和功耗都有很大的影响。咖系列奈锢砩杓撇捎帽鄣墓浪惴的影响,所以降低时钟网络的偏斜和功耗成为时钟设计的主要优化目标。姗系列摘要越来越大,导致互连的延时、功耗和串扰噪声不断增大,使其成为影响集成电路设计整体一个逻辑单元,电源/地网络将布满整个芯片。因此,电源蹦缟杓频暮没刀孕酒男片上总线具有互连跨度大、连接模块多和信号跳变率高的特点,因此,其设计优化对随着集成电路工艺尺寸不断缩小和集成电路频率与集成度的不断提高,互连寄生效应性能的重要因素。如何降低产品成本和缩短设计周期也因此成为当前电路设计者所面临的严峻挑战。针对片上互连进行设计优化,以加快时序收敛,降低功耗和面积,增强信号完整性和可靠性,是当前集成电路的物理设计的研究热点之一。本文根据系列奶氐悖芙崽岢隽艘惶妆曜嫉ピ:腿ǘㄖ频ピO嗷旌系物理设计流程,在设计的不同阶段对时序、功耗、面积和可靠性等多个方面进行了优化。同时,本文针对电源/地网络、时钟分布网络以及片上总线等全局互连设计进行了详细的分析,并提出了行之有效的优化方法。实践表明,本文提出的设计流程和优化方法能够较度改善。深亚微米工艺下,电源压降和电迁移问题变得十分严重,而且电源,地需要供应到每法确定了电源/地母鍪岷隙嗖闼ɑ泛屯窠峁沟牡缭矗赝纾菇笛细窨制在电源电压的ヒ阅冢銮苛讼低车目煽啃裕贝蟠蠼档土诵酒拿婊O由于时钟覆盖全芯片,具有较大的延时和负载,对芯片设计的时序和功耗均有非常大的设计中采用了基于平衡树的时钟拓扑结构,较好的控制了时钟偏斜,同时结合门控时钟的设计,显著降低了时钟网络的功耗。于改善全芯片的时序、降低功耗和增强可靠性有着十分重要的意义。本文通过对舳系列チ芟叩氖毙颉⒐暮兔婊耐臣品治觯芯炕谧远季植枷吖ぞ叩淖芟优化方法。设计并比较了采用三态门和采用多路选择器两种总线设计方式,通过设计全定制的三态单元提高了三态单元的驱动能力,进一步改善了总线性能。本文最后介绍了长线互连的两类设计方法:流水化设计和非流水化设计。通过对两者优缺点和工具的可支持性的比较,作了简单的性价比分析。关键词:超深亚微米物理设计时钟树时序收敛信号完整性总线国防科学技术大学研究生院学位论文
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