文档介绍：北京邮电大学数字电路与逻辑设计实验实验报告实验名称:QuartusII原理图输入法设计与实现学院:北京邮电大学班级:姓名:学号:实验名称和实验任务要求实验名称:QuartusII原理图输入法设计与实现实验目的:⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。⑵掌握QuartusII图形模块单元的生成与调用;⑶熟悉实验板的使用。实验任务要求:⑴掌握QuartusII的基础上,利用QuartusII用逻辑门设计实现一个半加器,生成新的半加器图像模块。⑵用实验内容(1)中生成的半加器模块以及逻辑门实现一个全加器,仿真验证其功能,并能下载到实验板上进行测试,要求用拨码开关设定输入信号,发光二级管显示输出信号。⑶用3线—8线译码器(74L138)和逻辑门实现要求的函数:,仿真验证其功能,,并能下载到实验板上进行测试,要求用拨码开关设定输入信号,发光二级管显示输出信号。:⑴半加器的应有两个输入值,两个输出值。a表示加数,b表示被加数,s表示半加和,co表示向高位的进位。⑵由数字电路与逻辑设计理论知识可知;选择两个逻辑门:异或门和与门。a,b为异或门和与门的输入,S为异或门的输出,C为与门的输出。利用QuartusII仿真实现其逻辑功能,并生成新的半加器图形模块单元。下载到电路板,并检验是否正确。全加器的设计实现过程:⑴全加器可以由两个半加器和一个或门构成。全加器有三个输入值a,b,ci,两个输出值s,co:a为被加数,b为加数,ci为低位向高位的进位。⑵全加器的逻辑表达式为:⑶利用全加器的逻辑表达式和半加器的逻辑功能,实现全加器。用3线—8线译码器(74L138)和逻辑门设计实现函数设计实现过程:⑴利用QuartusII选择译码器(74L138)的图形模块单元。⑵函数可以通过译码器(74L138)和一个与非门实现。将译码器输出端y0,y2,y4,y7作为输入端接到与非门即可实现函数。⑴半加器的原理图:⑵全加器的原理图:⑶用3线—8线译码器(74L138)和逻辑门设计实现函数:⑴半加器的仿真波形图:⑵全加器的仿真波形图:⑶3线—8线译码器(74L138)和逻辑门设计实现函数的仿真波形图:⑴半加器仿真波形图分析:当半加器的2个输入端都输入0时,即a=b=0时,则有输出:半加和s=0,进位端co=0。当半加器2个输入端有一个为1时,即a=1,b=0或a=0,b=1时,则有输出:半加和s=1,进位端co=0。当半加器2个输入端都为1时,即a=b=1时,则有输出半加和s=0,进位端进位co=1。值得注意的是,半加器的仿真波形中出现了冒险。⑵全加器仿真波形图的分析:当全加器a,b2个输入端都输入都为0,若低位进位ci为0,即输出为s=co=0。若低位进位为1,则输出s=1,co=0。当全加器2个输入端有一个输入为1,即a=1,b=0或即a=0,b=1若低位进位为0,即ci=0则输出s=0,co=1。若低位进位为1,即ci=1则输出s=1,co=1。当全加器2个输入端都输入都为1,若低位进位为0,即,,,则输出,。若低位进位为1,即,,,则输出,。⑶3线—8线译码器(74L138)设计实现函数的仿真波形图分析:当CBA=000、CBA=010、CBA=100或CBA=111时,由波