文档介绍：加法器实验报告————————————————————————————————作者:————————————————————————————————日期: 实验三加法器的设计与仿真一、实验目的 熟悉QuartusⅡ仿真软件的基本操作,用逻辑图和VHDL语言设计加法器并验证。二、实验内容 1、熟悉QuartusⅡ软件的基本操作,了解各种设计输入方法(原理图设计、文本设计、波形设计) 2、用逻辑图和VHDL语言设计全加器并进行仿真验证; 3、用设计好的全加器组成串行加法器并进行仿真验证; 4、用逻辑图设计4位先行进位全加器并进行仿真验证;三、-adder,是用门电路实现两个二进制数相加并求出和的组合线路,称为一位全加器。一位全加器可以处理低位进位,并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。用途:实现一位全加操作逻辑图真值表XYCINSCOUT00000001100101001101100101010**********利用与或门设计的全加器,它只能做一位的加法,先预想好它的功能,写出真值表,就可以根据这些来设计电路了。,全加器只能对一位进行操作,将每一位的结果传给下一位,就可以实现4位的加法器。:4位先行进位全加器(4-BitFullAdder)利用74283芯片实现的4位先行进位全加器比前两者功能更完善,它可以实现进位功能,这个自己设计难度比较大,可以参照74283的功能表加深对它的理解,按照如下的逻辑图实现进位全加器。逻辑框图逻辑功能表注:1、输入信号和输出信号采用两位对折列表,节省表格占用的空间,如:[A1/A3]对应的列取值相同,结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。请自行验证一下。2、C2是低两位相加产生的半进位,C4是高两位相加后产生的进位输出,C0是低位级加法器向本级加法器的进位输入。四、实验方法与步骤实验方法:采用基于FPGA进行数字逻辑电路设计的方法。采用的软件工具是QuartusII软件仿真平台,采用的硬件平台是AlteraEPF10K20TI144_4的FPGA试验箱。实验步骤:全加器编写源代码。打开QuartusⅡ软件平台,点击File中得New建立一个文件。编写的文件名与实体名一致,点击File/Saveas以“.vhd”为扩展名存盘文件。VHDL设计源代码如下:数据流描述:2、按照实验箱上FPGA的芯片名更改编程芯片的设置。点击Assign/Device,选取芯片的类型,选择“Altera的EPF10K20TI144_4”3、编译与调试。确定源代码文件为当前工程文件,plier进行文件编译。编译结果有错误或警告,则将要调试修改直至文件编译成功。4、波形仿真及验证。在编译成功后,点击Waveform开始设计波形。点击“insertthenode”,按照程序所述插入节点,设置输入信号的波形,给予适当的信号激励,点击保存按钮保存。然后进行功能仿真,选择菜单Processing->list命令产生功能仿真网表,选择菜单Assignments-->Setting下拉列表中选择Simulatorinput,在右侧的Simulationmode下拉列表中选择Functiona