文档介绍：加法器实验报告
数字电路与逻辑设计实验报告
实验三 加法器的设计与仿真
一、实验目的
熟悉 Quartus Ⅱ仿真软件的基本操作，用逻辑图和 VHDL 语言设计加法器并验证。
二、实验内容
1、熟悉 Quartus Ⅱ软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、
波形设计）
2、用逻辑图和 VHDL 语言设计全加器并进行仿真验证；
3、用设计好的全加器组成串行加法器并进行仿真验证；
4、用逻辑图设计 4 位先行进位全加器并进行仿真验证；
三、实验原理
1. 全加器
全加器英文名称为 full-adder，是用门电路实现两个二进制数相加并求出和的组
合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位
全加器进行级联可以得到多位全加器。
用途：实现一位全加操作
逻辑图
真值表
X Y CIN S COUT
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数字电路与逻辑设计实验报告
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利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值
表，就可以根据这些来设计电路了。
逻辑图
利用全加器的组合实现 4 位串行加法器，全加器只能对一位进行操作，将每一位
的结果传给下一位，就可以实现 4 位的加法器。
3．74283：4 位先行进位全加器（4-Bit Full Adder）
利用 74283 芯片实现的 4 位先行进位全加器比前两者功能更完善，它可以实现