文档介绍：Ⅱ设计流程概述 AlteraQuartusⅡ设计软件提供完整的多平台设计环境,能够直接满足特定的设计需要,为可编程芯片系统提供全面的设计工具。QuartusⅡ软件含有FPGA和CPLD设计所有阶段的解决方案。QuartusⅡ。Ⅱ的设计流程(3)符号编辑器(SymbolEditor)用于查看和编辑代表宏功能、宏功能模块、基本单元或设计文件的预定义符号。(4)使用MegaWizardPlug-inManager建立Altera宏功能模块、LPM功能和IP功能,用于QuartusⅡ软件和EDA设计输入与综合工具中的设计。2)约束和分配输入(ConstraintandAssignmentEntry) (1)分配编辑器(AssignmentEditor)界面用于在QuartusⅡ软件中建立、编辑节点和实体级别的分配。分配用于在设计中为逻辑指定各种选项和设置,包括位置、I/O标准、时序、逻辑选项、参数、仿真和引脚分配等。(2)引脚规划器(PinPlanner)。Assignments菜单下的引脚规划器中,可视化工具为引脚和引脚组分配提供了另一种途径。它包括器件的封装视图,以不同的颜色和符号表示不同类型的引脚,并以其他符号表示I/O块。引脚规划器使用的符号与器件系列数据手册中的符号非常相似,它还包括已分配和未分配引脚的列表。(3) Settings对话框。可以使用Settings对话框(Assignments菜单)为工程指定分配和选项,可以设置一般工程范围的选项以及综合、适配、仿真和时序分析选项。(4)平面布局图编辑器(FloorplanEditor)可以用来直观地分配资源。(5)设计分区窗口用以建立和修改设计分区。3)综合(Synthesis) (1)可以使用分析和综合(Analysis&Synthesis)模块分析设计文件,建立工程数据库。Analysis&Synthesis使用QuartusⅡIntegratedSynthesis综合Verilog(.v)或者VHDL设计文件(.vhd)。根据需要可以使用其他EDA综合工具综合VerilogHDL或VHDL设计文件,然后生成QuartusⅡ软件使用的EDIF网表文件(.edf)或者VerilogQuartusMappingFile(.vqm)。(2)设计助手(DesignAssistant)依据设计规则,检查设计的可靠性。(3)通过RTLViewer可以查看设计的原理图,RTLViewer包括原理图视图,同时也包括层次结构列表,列出整个设计网表的实例、基本单元、引脚和网络。(4) TechnologyMapViewer提供设计的底级或基元级专用技术原理表征。TechnologyMapViewer包括一个原理视图以及一个层次列表,列出整个设计网表的实例、基本单元、引脚和网络。(5)增量综合(IncrementalSynthesis)是自上而下渐进式编译流程的组成部分,可以将设计中的实体指定为设计分区,在此基础上逐渐进行Analysis&Synthesis,而不会影响工程的其他部分。4)布局布线(Place&Route) (1) Fitter使用由Analysis&Synthesis建立的数据库,将工程的逻辑和时序要求与器件的可用资源相匹配。它将每个逻辑功能分配给最佳逻辑单元位置,进行布线和时序分析,并选定相应的互连路径和引脚分配。(2)完整的增量编译(piler)使用以前的编译结果,确保只有修改过的设计部分需要进行重新编译,因此能够保持设计性能不变,节省编译时间。(3)使用Messages窗口查看适配结果。Report窗口和Report文件的Messages部分以及Messages窗口的Processing标签显示最近编译或仿真产生的信息。(4) Report窗口包含许多部分,可以帮助使用者对Fitter以布局布线的方式进行分析,显示资源的使用情况,它还列出Fitter生成的错误消息,以及正在运行的任何其他模块的消息。(5)运行Fitter之后,时序逼***面布局图(TimingClosureFloorplan)将显示布局布线的结果。此外,可以反标适配结果,以保留上次编译期间的资源分配。由可编辑的时序逼***面布局图查看Fitter以及用户分配执行的逻辑布局,进行LogicLock区域分配,并查看布线的拥塞情况。(6)运行Fitter并分析结果之后,可以使用多种方法来优化适配:①使用位置分配;②设置用于控制布局布线的选项;③使用ResourceOptimizationAdvisor;④使用DesignSpaceExplorer。