文档介绍：上海交通大学
硕士学位论文
基于分数分频锁相环的设计与噪声分析
姓名:彭进忠
申请学位级别:硕士
专业:软件工程
指导教师:周建军;林庆龙
20080531
分数分频锁相环的设计与噪声分析

摘要

近年来,由于集成电路技术的飞速发展,锁相环已经广泛应用于集
成电路系统中。由于整数型锁相环输出频率解析度低,不能满足一些高
输出解析度的要求,于是基于分数分频的锁相环电路便得到了广泛的应
用。本文设计了基于 CMOS 工艺的分数分频器的锁相环电路,并对锁相
环路噪声优化,提高输出信号的噪声性能。
本文的研究内容归纳为以下几个方面:
1. 我们利用 Matlab 对 4 阶分数分频锁相环进行系统建模,提出系统对
各个模块的要求,指导具体的电路设计。
2. 通过对各个模块的噪声传输函数的分析,我们发现鉴频鉴相器、压
控振荡器、Sigma-Delta 调制器对这个系统的噪声性能影响很大,经
过对各个模块的噪声进行分析,确定它们的噪声传输特性。
3. 电路设计中,我们选择 3 阶的 Sigma-Delta 调制器以达到更好的噪声
频率成形,降低 Sigma-Delta 调制器的量化噪声对环路的影响。
4. 系统带宽的选择对提高噪声性能有很重要的作用,窄的带宽可以过
滤鉴频鉴相器、Sigma-Delta 调制器的噪声,但是更多的压控振荡器
的噪声引入到环路中来;反之,鉴频鉴相器、Sigma-Delta 调制器的
噪声对环路的影响加大,压控振荡器的噪声可以得到较好的抑制。
电路设计基于中芯国际 130nm 标准数字逻辑工艺,经过流片以及样
片测试,得出频率偏移 1Mhz 的时候相位噪声为-,满足了预先
的设计要求。

关键词:锁相环,分数分频,相位噪声,压控振荡器
FRACTION-N PHASE-LOCKED LOOP DESIGN AND
PHASE NOISE ANALYSIS

ABSTRACT

With the integrated circuit technical development in the recent years,
phase-locked loop is widely used in SOC solutions. In general, integer-N
phase-locked loop is poor output frequency resolution, which can’t meet the
high-resolution demanded. So the fraction-N phase-locked loop e
more and more popular. This paper presents a fraction-N phase-locked loop
and phase noise optimizes method.
The contribution of this dissertation is generalize as following:
1. We building up the four-order systematic model for charge pump
phase-locked loop, and some guideline for transistor level design.
2. According to the noise transfer function for key blocks, we found
the PFD/VCO/Sigma-Delta Modulator will effect seriously for the
loop noise performance. So we do the noise character analysis.
3. In circuit design, we used the three-order sigma-delta modulator to
achieve good noise shaping performance.
4. A reasonable bandwidth of the systematic will be more helpful to
improve the phase noise performance. A narrow bandwidth restrains
the FPD/Sigma-Delta Modulator noise, w