文档介绍：毕业设计(论文)
中文题目
基于FPGA的全数字锁相环设计
英文题目
The design of DPLL based on FPGA

系别:
年级专业:
姓名:
学号:
指导教师:
职称:
2012 年 5 月 15 日
毕业设计(论文)诚信声明书
本人郑重声明:在毕业设计(论文)工作中严格遵守学校有关规定,恪守学术规范;我所提交的毕业设计(论文)是本人在指导教师的指导下独立研究、撰写的成果,设计(论文)中所引用他人的文字、研究成果,均已在设计(论文)中加以说明;在本人的毕业设计(论文)中未剽窃、抄袭他人的学术观点、思想和成果,未篡改实验数据。
本设计(论文)和资料若有不实之处,本人愿承担一切相关责任。
学生签名:
年月日
基于FPGA的全数字锁相环设计
【摘要】本设计是设计一种二阶全数字锁相环,使用比例—积分算法代替传统锁相环路系统中的环路滤波,并使用相位累加器实现数控振荡器的功能。在实际工程中所应用的锁相环无论其功能和结构有何差别,其基本结构应该都由三个基本部件(鉴相器、环路滤波器和压/数控振荡器)构成。本设计的主要任务就是沿用此基本结构,在具体实现上采用了全新的控制和实现方法来设计这三大模块。该锁相环由FPGA实现,采用Quartua II和Modelsim SE作为软件开发环境,其灵活性、速度优化和资源控制都能够更好的体现。设计调试好此系统后,需进行后期的锁相环数据分析,记录分析的数据主要包括:分析锁相环系统的稳定性;分析系统的跟踪误差;通过调节比例和积分系数以调节系统稳定性和锁相速度,做好分析图表。
【关键词】全数字锁相环(ADPLL),比例积分,FPGA ,环路滤波
The design of DPLL based on FPGA
Abstract:The design is to design a second-order digital phase locked loop, using theproportional - integral algorithm instead of the traditional PLL loop filter and digitally controlled oscillator function of the phase accumulator. In practical engineering application of phase-locked loop, regardless of theirfunction and structure of the difference between the basic structure should consistsof three ponents (phase detector, loop filter and voltage / numerically controlled oscillator) .The main task of this design is to adopt the basic structure of the concrete realization of a new control and methods to design these three phase-locked loop implemented by the FPGA, used Quartua II and Modelsim SE as a software development environment, its flexibility, speed optimization and control of resources to better reflect. Design and debug this system, the need for late phase-locked loop data analysis .
Recording and analyzing data including :Analysis of phase-locked loop system stability; analysis of the tracking error; to adjust the system stability and phase-locked speed by adjusting the proportional and integral coefficients, good analysis chart.
Key Words:ADPLL,Proportional integral,FPGA,Loop filter.