文档介绍：电子科技大学
硕士学位论文
基于FPGA的Viterbi译码器设计与实现
姓名:刘虎
申请学位级别:硕士
专业:通信与信息系统
指导教师:何旭
20090501
摘要卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。惴ㄊ蔷砘氲淖畲笏迫灰肼胨惴ǎ盟惴ㄒ肼胄阅芎谩⑺俣瓤欤⑶矣件实现结构比较简单,是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展,使用实现肼肫鞯纳杓品椒ㄖ鸾コ晌V髁鳌2煌ㄐ畔低乘用的卷积码不同,因此设计可重配置的肼肫鳎蛊淠芄宦愣嘀滞ㄐ畔本文设计了基于的高速肼肫鳌T诙訴译码算法深入研究的基础上,重点研究了肼肫骱诵淖槌赡?榈牡缏肥迪炙惴ā1旧杓浦分支度量计算模块采用只计算可能的分支度量值的方法,节省了资源;加比选模块使用全并行结构保证处理速度;幸存路径管理模块使用刚肱妓惴ǖ牧魉结构,大大提高了译码速度。,用硬件描述语言编写程序,实现,砘氲腣译码器。在,砘胍肼肫骰∩希扩展了肼肫鞯耐ㄓ眯裕蛊淠芄欢圆煌木砘胍肼搿R肼肫鞲莶煌的工作模式,可以对,琹,、,琹,四种广泛运用的卷积码译码,并且可以修改译码深度等改变译码器性能的参数。本文用搭建编译码系统的通信链路,生成测试肼肫魉的软判决输入。使用对各种模式的译码器进行全面仿真验证,.时序分析报告表明译码器布局布线后最高译码速度可达。在和槌傻挠布教ㄉ辖徊讲馐砸肼肫鳎肼肫髟诵形榷ǹ煽俊W后,使用产生的数据对本文设计的肼肫鞯囊肼胄阅芙辛朔治觯仿真结果表明,在同等条件下,本文设计的肼肫饔隨械腣关键词:卷积码,惴ǎ現琕统的应用需求,具有很重要的现实意义。译码器模块的译码性能相当。
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缩略词表中文释义现场可编程门阵列布枋鲇镅全球移动通信系统快速傅立叶变换误比特率最大似然译码二进制对称信道离散无记忆信道加比选幸存路径管理寄存器交换英文缩写英文全称数字信号处理器码分多址宽带加性高斯白噪声二进制相移键控回溯集成电路人瓹.
超大规模集成电路电子设计自动化联合测试行动小组低电压差分信号知识产权缩略词表
签名:——皇旺日期:卿年隆癊导师签名:缸型日期:砷年夕月影日独创性声明关于论文使用授权的说明论文的全部或部分内容编入有关数据库进行检索,可以采用影印、C艿难宦畚脑诮饷芎笥ψ袷卮斯娑本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据我所知,除了文中特别加以标注和致谢的地方外,论文中不包含其他人已经发表或