文档介绍：实验四全加器的设计一、实验目的通过VHDL语言设计4位全加器,掌握加法器的设计方法;学****利用软件工具的模块封装(1位全加器)及连接使用方法,在软件工具的原理图输入法下完成4位全加器的设计。二、实验原理根据数字电路全加器的理论知识,按图1所示的1位全加器的管脚图进行设计。图1 1位全加器管脚图三、实验内容用VHDL语言设计1位全加器,进行编译、波形仿真及器件编程。代码一见附录,仿真图如下图21位全加器功能仿真图使用原理图设计4位全加器进行编译、波形仿真及器件编程。原理图如下图34位全加器的管脚图仿真图如下图4  4位全加器功能仿真图用VHDL语言设计4位全加器,进行编译、波形仿真及器件编程,代码二见附录,仿真图如下图5 4位全加器功能仿真图附录代码一、libraryieee;;;entityswqjqisport(a,b:instd_logic;ci:instd_logic;co:outstd_logic;s:outstd_logic);endswqjq;architecturezhangofswqjqisbeginprocess(a,b,ci)beginif(a='0'andb='0'andci='0')thens<='0';co<='0';elsif(a='1'andb='0'andci='0')thens<='1';co<='0';elsif(a='0'andb='1'andci='0')thens<='1';co<='0';elsif(a='1'andb='1'andci='0')thens<='0';co<='1';elsif(a='0'andb='0'andci='1')thens<='1';co<='0';elsif(a='0'andb='1'andci='1')thens<='0';co<='1';elsif(a='1'andb='0'andci='1')thens<='0';co<='1';elses<='1';co<='1';endif;endprocess;endzhang;代码二、libraryieee;