文档介绍：分频器设计实验报告篇一:分频器实验报告本科学生设计性实验报告学号姓名颜洪毅学院信息学院专业、班级计算机科学与技术实验课程名称数字逻辑与数字系统教师及职称王坤开课学期填报时间云南师范大学教务处编印1234篇二:分频器实验报告洛阳理工学院实验报告篇三:数字信息技术实验分频器设计报告精品数字信息技术实验报告实验名称:分频器设计1实验时间:2015年3月17日上午实验人:1一、实验项目分频器设计实验:利用QuatusII仿真实现分频器设计。二、实验仪器及器件计算机、USB,BLASTER下载线、数字系统实验箱、5V稳压电源。三、实验目的1、熟悉教学实验板的使用,初步了解掌握VerilogHDL语言和VHDL语言。2、掌握分辨器原理,熟悉分频器的功用,学习分频器的设计、掌握用VerilogHDL或者VHDL语言描述分频器的方法。3、熟悉和掌握FPGA开发软件QuatusII的基本操作,用QuatusII编译Verilog和VHDL语言。4、掌握USB,BLASTER下载工具的安装、以及程序下载方法。5、学会FPGAI/O引脚分配和实现过程。四、实验要求及内容1、首先下载给定的VHDL硬件描述语言编写的分频器示例程序,读懂程序,编译并仔细观察在实验板上的现象。22、在QuatusII平台上进行波形仿真。3、扩展内容:设计分频电路得到3分频器、8分频器和32分频器。编写分频器的Verilog或VHDL代码,并仿真,同时给出3、8、32分频仿真波形。五、实验原理分频器主要分为偶数分频、奇数分频、半整数分频和小数分频,如果在设计过程中采用参数化设计,就可以随时改变参量以得到不同的分频需要。在对时钟要求不是很严格的FPGA系统中,分频通常都是通过计数器的循环计数来实现的。偶数分频(2N)偶数分频最为简单,很容易用模为N的计数器实现50%占空比的时钟信号,即每次计数满N(计到N-1)时输出时钟信号翻转。奇数分频(2N+1)使用模为2N+1的计数器,让输出时钟在X-1(X在0到2N-1之间)和2N时各翻转一次,则可得到奇数分频器,但是占空比并不是50%(应为X/(2N+1))。得到占空比为50%的奇数分频器的基本思想是:将得到的上升沿触发计数的奇数分频输出信号CLK1,和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2,2最后将CLK1和CLK2相或之后输出,就可以得到占空比3为50%的奇数分频器。原理图如下:半整数分频(N-)基本设计思想为:首先进行模N的计数,计数到N-1时输出时钟翻转;而且在计数返回到0时,输出时钟再次翻转。所以,只要使计数值N-1保持半个时钟周期,即可实现N-。那么如何保持半个时钟周期呢,因为计数器是上升沿触发计数,如果在计数值=N-1时把计数器的触发时钟翻转,则时钟的下降沿就变成了上升沿。即计数值=N-1时,时钟马上翻转,则计数值保持半个时钟周期后,,在产生N-,时钟再次翻转。:怎样才能够使计数器的触发时钟在N-1时翻转呢,由半整数分频器的原理图可知,将输出时钟二分频后和输入时钟相异或就可使触发时钟翻转。3半整数分频器原理图如下::由通用分频器电路组成图可以看到