fpga基本设计流程.doc

文档介绍：FPGA基本设计流程首先建立工作库目录,以便设计工程项目的存储。(注意文件夹不能用中文,也不要用数字)任何一项设计都是一项工程(Project),都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。此文件夹将被EDA软件默认为工作库(WorkLibrary)。一般,不同的设计项目最好放在不同的文件夹中,而同一工程的所有文件都必须放在同一文件夹中。在建立了文件夹后就可以将设计文件通过Quartus II的文本编辑器编辑并存盘,这里新建文件夹在E盘中,取名为jsq,则其路径是e:\jsq。步骤如下:,选择菜单,出现如图1所示见面,在New窗口DeviceDesignFiles中选择编译文件的语言类型,这里选择VHDLFile,选好后用鼠标左键点击OK,出现源程序输入窗口如图2所示(以十进制为例)。图1选择编译文件的语言类型图2源程序输入窗口源程序LIBRARYIEEE;;;T10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);T10;T10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');--计数器异步复位ELSIFCLK'EVENTANDCLK='1'THEN--检测时钟上升沿IFEN='1'THEN--检测是否允许计数(同步使能)IFCQI<9THENCQI:=CQI+1;--允许计数,检测是否小于9ELSECQI:=(OTHERS=>'0');--大于9,计数值清零ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT<='1';--计数大于9,输出进位信号ELSECOUT<='0';ENDIF;CQ<=CQI;--将计数值向端口输出ENDPROCESS;ENDbehav;,找到已建立的文件夹e:\jsq,存盘文件名应与实体的名字一致,即CNT10,其见面窗口如图3所示图3文件存盘单击“否”按钮,则按以下方法进入创建工程流程。,即弹出“工程设置”对话框如图4所示,单击对话框最上一栏有侧的“…”按钮,找到文件夹e:\jsq,T10,再单击打开按钮,既出现如图4所示的设置情况。对话框中第一行表示工程所在的工作库文件夹,第二行表示此项工程的工程名,第三行表示顶层文件的实体名。,出现如图5所示的对话框,在弹出的对话框中单击栏的按钮,将与工程相关的所有VHDL文件加入此工程,加入完成后点击Next按钮。、综合器和目标器件的类型点击图5中Next按钮,即弹出如图6所示的仿真器和综合器及目标器件对话框。其仿真器和综合器及目标器件设置如图6所示。设计完成后点单击Finish按钮。在有效器件列表中选择专用期间目标器件器件系列在有效器件列表中选择专用器件目标器件族、。目标芯片的选择也可以这样来实现:选择Assignmemts菜单中的settings项,也可以弹出图6对话框。选择配置器件的工作方式。单击图6中的Device&PinOptions按钮,进入选择窗,这将弹出Device&PinOptions窗口,其对话框如图7所示。在Configuration选项页,选择配置器件为EPCS4,其配置模式可选择ActiveSerial。这种方式只对专用的Flash技术的配置器件(专用于Cyclone系列FPGA的EPCS4和EPCS1等)进行编程。注意,PC机对FPGA的直接配置方式都是JTAG方式,而对于FPGA进行所谓“掉电保护式”编程通常有两种:主动串行模式(ASMode)和被动串行模式(PSMode)。对EPCS1/EPCS4的编程必须用ASMode。图7选择配置器件工作方式图4全程编译QuartusII编译器是由一系列处理模块构成的,这些模块负责对设计项目的检错,逻辑综合、结构综合、输出结果的编辑配置,以及时序分析。在这一过程中,将设计项目适配到FPGA/CPLD目标器中,同时产生多种用途的输出文件,如功能和时序信息文件、器件编程的目标文件等。编