文档介绍：Diva验证工具使用说明:按照排出所需的掩模版图,然后就可以在Cadence环境下用Virtuoso这个工具来进行版图编辑。版图编辑要根据一定的设计规则来进行,也就是要通过DRC(DesignRuleChecker)检查。编辑好的版图通过了设计规则的检查后,有可能还有错误,这些错误不是由于违反了设计规则,而是可能与实际线路图不一致。版图中少连了一根铝线这样的小毛病对整个芯片来说是致命的,所以编辑好的版图还要通过LVS(LayoutVersusSchematic)验证。同时,编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数,电路仿真程序可以调用这个数据来进行后模拟。下面的框图可以更好的理解这个流程。图1IC后端工作流程验证工具有很多,我们采用的是Cadence环境下的验证工具集DIVA,下面介绍DIVA验证文件的编辑和验证工具的应用。DIVA是Cadence软件中的验证工具集,用它可以找出并纠正设计中的错误。Diva可以处理物理版图和准备好的电气数据,从而进行版图和线路图的对查(LVS)。用Diva可以在设计的时期就进行检查,尽早发现错误并互动地把错误显示出来,有利于及时发现错误所在,易于纠正。DIVA工具集包括以下部分:设计规则检查(iDRC)版图寄生参数提取(iLPE)寄生电阻提取(iPRE)电气规则检查(iERC)版图与线路图比较程序(iLVS)Diva的各个组件之间是互相联系的,有时候一个组件的执行要依赖另一个组件先执行。例如:要执行LVS就先要执行DRC等。在Cadence系统中,poser中,在这两各环境中都可以激活Diva。要运行Diva前,还要准备好规则验证的文件。可以把这个文件放在任何目录下,这些规则文件的写法下面专门会进行说明,也会给出例子。这些文件有各自的默认名称,如:做DRC时的文件应以命名,版图提取文件以命名。做LVS时规则文件应以命名。规则文件的编写设计规则检查文件编写下面结合TOP223工艺的设计规则,来简介diva规则文件的基本语法。3uN阱硅栅高压BICMOS设计规则(部分)-p---到n阱的最小间距(outsidenwell)-到n阱的最小间距(insidenwell)(outsidenwell)(outsidenwell)(insidenwell)(insidenwell)(作连线或电阻)+p+++n++:-++S/DP++S/DN+(注意:上面版图MaskName和实际系统中技术文件中定义的有区别,MaskName是可以更改,但是规则文件中的引用的MaskName要和技术文件中定义的一致。)结合上面的规则,编写如下diva规则文件,取名为。第一节包括很多的geomOr()语句,括号中双引号内的字都是在版图设计中用到的物理层次,geomOr()语句的目的是把括号里的层次合并起来,也就是或的关系。利用这些原始层次的“与或非”关系可以生成设计规则检查所需要的额外层次(文件中的分号引导注释行):;TOP223的规则检查drcExtractRules(bkgnd=geomBkgnd()NT=geomOr("NT");N阱,假设技术文件中以”NT”为名。TO=geomOr("TO");有源区,’’GT=geomOr("GT");