文档介绍：VHDL数据类型FPGA二、VHDL数据类型与数据对象在VHDL程序中,我们经常会遇到这样的语句: SignalA:std_logic;VariableB:std_logic_vector(7downto0);ConstantC:integer;数据对象类型数据类型数据对象名VHDL语言中的基本数据类型逻辑类型数值类型布尔代数(Boolean)位(Bit)标准逻辑(Std_Logic)整数(Integer)实数(Real)二、VHDL数据类型与数据对象逻辑数据类型(1)布尔代数(Boolean)型;(2)位(Bit);(3)标准逻辑(Std_logic);typeBITis(‘0’,‘1’);typeBOOLEANis(FALSE,TRUE);二、VHDL数据类型与数据对象标准逻辑类型 TypeStd_LogicIs(‘U’,--Undefined(未初始化)‘X’,--ForcingUnknown(强未知)‘0’,--Forcing0(强0)‘1’,--Forcing1(强1)‘Z’,--HignImpedance(高阻)‘W’,--WeakUnknown(弱未知)‘L’,--Weak0(弱0)‘H’,--Weak1(弱1) ‘-’,--Don’tCare(忽略))二、VHDL数据类型与数据对象标准逻辑类型对数字逻辑电路的逻辑特性描述更加完整,真实,因此在VHDL程序中,(Bit_Vector)标准逻辑序列(Std_Logic_Vector)二、VHDL数据类型与数据对象Signaldata:Std_Logic_Vector(7downto0);Signaladdr:Bit_Vector(0to3);序列的范围大小声明方式: To,Downto序列的使用二、VHDL数据类型与数据对象序列的分解与合成SignalA:Std_Logic_Vector(3downto0);SignalB:Std_Logic_Vector(0to3);SignalC:Std_Logic_Vector(0to1);SignalD:Std_Logic_Vector(1downto0);C<=A(2downto1);B<=A(3)&D&‘1’;二、VHDL数据类型与数据对象数值类型(1)整数TypeIntegerIsRange-231~231-1 限定整数取值范围的方法:SignalA:Integer;SignalB:IntegerRange0to7;SignalC:IntegerRange-1to1;二、VHDL数据类型与数据对象无符号数Unsigned与标准逻辑序列相似,声明时必须指明其位数。SignalA:Unsigned(3downto0);SignalB:Unsigned(7downto0);注意:必须使用downto形式。二、VHDL数据类型与数据对象