VHDL数据类型(vhdl语法).ppt

文档介绍：VHDL数据类型
FPGA应用技术
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二、VHDL数据类型与数据对象
在VHDL程序中，我们经常会遇到这样的语句：
Signal A : std_logic;
Variable B : std_logic_vector(7 downto 0);
Constant C : integer;
数据对象类型
数据类型
数据对象名
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VHDL语言中的基本数据类型
逻辑类型
数值类型
布尔代数(Boolean)
位 (Bit)
标准逻辑 (Std_Logic)
整数 (Integer)
实数 (Real)
二、VHDL数据类型与数据对象
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逻辑数据类型
（1）布尔代数（Boolean）型 ；
（2）位（Bit）；
（3）标准逻辑（Std_logic）；
type BIT is (‘0’, ‘1’);
type BOOLEAN is (FALSE, TRUE) ;
二、VHDL数据类型与数据对象
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标准逻辑类型
　Type Std_Logic Is
( ‘U’, --Undefined(未初始化)
‘X’ , --Forcing Unknown（强未知）
‘0’ , --Forcing 0（强0）
‘1’ , --Forcing 1（强1）
‘Z’ , --Hign Impedance（高阻）
‘W’, --Weak Unknown（弱未知）
‘L’ , --Weak 0（弱0）
‘H’ , --Weak 1（弱1）
　‘-’ , --Don’t Care（忽略）
)
二、VHDL数据类型与数据对象
标准逻辑类型对数字逻辑电路的逻辑特性描述更加完整，真实，因此在VHDL程序中，对逻辑信号的定义通常采用标准逻辑类型．
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逻辑序列
位序列 (Bit_Vector)
标准逻辑序列 (Std_Logic_Vector)
二、VHDL数据类型与数据对象
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Signal data: Std_Logic_Vector( 7 downto 0);
Signal addr: Bit_Vector ( 0 to 3);
序列的范围大小声明方式：　To, Downto
序列的使用
二、VHDL数据类型与数据对象
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序列的分解与合成
Signal A: Std_Logic_Vector( 3 downto 0);
Signal B: Std_Logic_Vector( 0 to 3);
Signal C: Std_Logic_Vector( 0 to 1);
Signal D: Std_Logic_Vector( 1 downto 0);
C<= A( 2 downto 1);
B<= A(3) & D & ‘1’;
二、VHDL数据类型与数据对象
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数值类型
（1）整数
Type Integer Is Range -231 ~ 231-1
限定整数取值范围的方法：
Signal A: Integer;
Signal B: Integer Range 0 to 7;
Signal C: Integer Range -1 to 1;
二、VHDL数据类型与数据对象
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无符号数 Unsigned
与标准逻辑序列相似，声明时必须指明其
位数。
Signal A : Unsigned(3 downto 0);
Signal B : Unsigned( 7 downto 0);
注意: 必须使用downto形式。
二、VHDL数据类型与数据对象
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