第4章 VHDL语言基础.ppt

文档介绍：FPGA-CPLD原理及应用第四章VHDL语言基础硬件特性工程(实体)外部(可视部分,也称端口)内部(不可视,也称内部功能和算法)库实体(Entity)结构体(Architecture)进程或其它并行结构配置(Configuration)VHDL结构程序包Library(程序库)Package(程序包)Entity(实体)Architecture(结构体)Configuration(配置)VHDL程序由5个部分组成一个实体可以拥有多个不同的结构体,而每个结构体在实体中的地位是相同的。可以利用配置语句为实体指定一个结构体。VHDL程序由5个部分组成库存放已编译过的实体、结构体、程序包和配置。程序包由一组对外可见的信号、常量、数据类型、子程序、属性等组成的程序集合。实体描述系统的外部信号接口。结构体描述系统的行为,系统数据流程,系统组织结构形式。配置--paratorLibraryIEEE;;p4isport(a,b:instd_logic_vector(3downto0);equal:outstd_logic);p4;p4isbeginequal<=‘1’whena=belse‘0’;Enddataflow;;结尾关键字begin关键字end后跟实体名关键字end后跟结构体名库一、实体(Entity)描述此设计功能输入输出端口(Port)在层次化设计时,Port为模块之间的接口在芯片级,则代表具体芯片的管脚A[3..0]B[3..0]p4isport(a,b:instd_logic_vector(3downto0);equal:outstd_logic);p4;Port(端口名称{,端口名称}:端口模式数据类型;…端口名称{,端口名称}:端口模式数据类型);端口声明确定输入、输出端口的数目和类型。输入(Input)输出(Output)双向(Inout):可代替所有其他模式,但降低了程序的可读性,一般用于与CPU的数据总线接口缓冲(Buffer):与Output类似,但允许该管脚名作为一些逻辑的输入信号端口模式符号图