文档介绍：内容
主要流程框架
集成电路设计与制造全过程中的主要流程框架
设计
芯片检测
单晶、外延材料
掩膜版
芯片制造过程
封装
测试
系统需求
划分
物理域结构域行为域
系统级芯片/板级处理器/存储器系统规范
算法级模块控制器算法
RTL级宏单元 ALU 寄存器传输
逻辑级标准单元门电路布尔等式
电路级晶体管版图晶体管晶体管函数
划分
ASIC设计流程
ASIC项目的主要步骤包括：
预研阶段；
顶层设计阶段；
模块级设计阶段；
模块实现阶段；
子系统仿真阶段；
系统仿真，综合和版图设计前门级仿真阶段；
后端版面设计阶段；
测试向量准备阶段；
后端仿真阶段；
生产签字；
硅片测试阶段。
ASIC开发流程中各步骤
传统设计流程
设计的一般步骤
结构及电学特性编码　
HDL中的RTL编码　
为包含存储单元的设计插入DFT memory BIST
为了验证设计功能，进行详尽的动态仿真
实际环境设置，包括将使用的工艺库及其他环境属性
使用Design Compiler工具对具有扫描插入的设计进行
约束和综合设计
使用Design Compiler的内建静态时序分析机进行模块级静态时序分析
设计的形式验证，使用Formality将TRL和综合后的网表进行对比
使用PrimeTime进行整个设计布图前的静态时序分析
设计的一般步骤(2)
对布图工具进行时序约束的前标注
11)具有时序驱动单元布局，时钟树插入和全局布线的初始布局划分
将时钟树转换到驻留在Design Compiler中原始设计（网表）
在Design Compiler中进行设计的布局优化
使用Formality在综合网表和时钟树插入的网表之间进行形式验证
在全局布线后（11步）从版图提取估计的延时
从全局布线得到的估计时间数据反标注到PrimeTime
使用在全局布线后提取的估计延时数据在PrimeTime在中进行静态时序分析
设计的一般步骤(3)
设计的详细布局
提取来自详细布局设计的实际时间延迟
实际提取时间数据反标注到PrimeTime
使用PrimeTime进行布图后的静态时序分析
布图后的门级功能仿真（如果需要）
在LVS（版图对原理图）和DRC（设计规则检查）验证后定案