文档介绍：半导体芯片封装结构及其制造方法
半导体芯片封装结构及其制造方法专利名称半导体芯片封装结构及其制造方法
技术领域本发明是关于一种半导体芯片封装结构及其制造方法，特别是关于一种配合新一代芯片焊接间距缩小化的趋势，以成批方式(BatchType)在同一片载具上制作出多个高密度封装件的半导体芯片封装结构及其制造方法。
背景技术球栅阵列式(Ball Grid Array，BGA)半导体封装工序是一种较先进的半导体封装技术，其特点是在基板上粘接半导体芯片并施以焊线，使连接芯片与基板之间的导线形成电性连接关系。
随着芯片集成化(Integration)程度的提高，导线布设数量激增，因此在有限的芯片面积下，只有缩减导线与导线之间的间隔距离(Pitch)，才可能容纳、布设更多的导线；但是，缩小导线间距将使导线与导线之间靠得更近，在随后的模压工序中，常会因焊线偏移(Wire Sweeping)而导致短路(Short)，影响到制成品的品质。
为改善高密度半导体芯片导线数量增加所造成的焊线间距变小的困扰，如图1所示，美国专利第5,581,122号提出了一种在芯片11外围与提供导线110焊接的焊线垫102(Fingers)之间基板10表面上，增设接地环17(Ground Ring)以及电源环18(Power Ring)的半导体封装件，此封装结构在芯片11周围增设接地环17(电源环18)，并以焊线方式将形成在芯片11电路面上为数众多的接地焊垫(电源焊垫)(未图标)，电性连接至该接地环17(该电源环18)上，使接地线112、电源线111以及连接到基板10周围焊线垫(未图标)上的信号线110分布在不同的层次空间中，增加导线之间的间距，减少因导线偏移而发生短路的事情发生。
只是上述结构虽能增加导线之间的间距，但在导线密度愈来愈高而芯片又渐趋微小化的趋势下，芯片电路表面各电性接点的间距(BondPitch)已从60微米逐渐缩减到40微米，甚至新一代芯片更缩小到30微米，这样在同一芯片下可以安置更多的输入/输出端(I/O Connection)，达到降低成本以及提升芯片功效的目标；因此上述结构已无法满足新一代芯片高度集成化的需求。
再有，为配合芯片的焊垫间距不断缩小(Fine Pitch)，基板上提供导线焊接的焊线垫间距(Bond Finger Pitch)也从150微米缩小至125微米，下一代基板的焊线垫间距更会缩小到100微米，以适应焊垫间距缩小的市场主流。而上述结构也无力解决因焊垫间距微小化引发的导线短路问题。
另一方面，若新一代芯片的电性接点间距缩小至30微米，以现有焊线机(Wire Bonder)进行导线的焊接，会受限于机械精密度的极限而遭遇瓶颈；且基板焊线垫形成时又往往因为蚀刻技术的限制，使100微米以下的间距很难再有所突破。此外，当电性接点的间距更加缩小以后，高密度布线更难控制导线之间靠近或倾倒等问题，使后续工序的实施更加困难。
为此采用覆晶技术(Flip-chip Technology)取代导线解决上述焊线问题。但是，使用覆晶技术必须在晶圆工序阶段形成成本极高的焊块；且作为承载芯片用的基板，为配合细小的焊块间距(约100至200微米)，需用增层技术(Build-up)取代传统基板工序，这样会明显提高基板的成本，无法为市场所接受(增层基板成本通常为传统基板成本的五倍以上)。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在于提供一种可突破传统焊线机(Wire Bonder)限制，使芯片与基板之间毋须借由焊线电性连接，避免模压制程导致焊线短路的半导体芯片封装结构及其制法。
本发明的另一目的在于提供一种毋须使用高成本的基板增层或焊块形成技术，即可为电性接点间距缩减的新一代芯片提供电性连接的半导体芯片封装结构及其制法。
本发明的再一目的在于提供一种克服焊线极限，符合新一代芯片(如90纳米以下的芯片)封装的半导体芯片封装结构及其制法。
为达成上述目的，本发明的半导体芯片封装结构的制造方法包括下列步骤预制-一基板，该基板具有正面及背面，在该基板正面上预先定义出芯片接置区，并在该芯片接置区外的基板正面上形成多条焊线垫；在该芯片接置区上粘接至少一个芯片，该芯片具有电路面及非电路面，在该芯片的电路面上形成多个电性接点，且每一个电性接点各对应一个焊线垫；布覆绝缘层至基板，以覆盖该芯片电路面及基板正面，并外露出各电性接点及各焊线垫；在该绝缘层上形成金属层，用以覆盖并且连接该电性接点及焊线垫；图案化该金属层，以形成多条导电线路，使该导电线路的一端连接该电性接点，另一端连接该电性接点所对应的焊线垫；形成绝缘层，用以覆盖该电性接点、导电线路及焊线垫；以及植设多个焊球