文档介绍：第五章第五章硬件描述语言硬件描述语言学****内容学****内容§ VHDL 程序基本结构实体、结构体、配置、包集合和库§ VHDL 基本语法§描述结构体功能的三种方法: 行为描述法数据流描述法( RTL 描述) 结构描述法学****要求学****要求§ §用用 VHDL VHDL 语言设计简单的数字系统语言设计简单的数字系统 V V ery high speed integrated Circuit ery high speed integrated Circuit H H ardware ardware D D escription escription L L anguage ( anguage ( VHDL VHDL ) ) ??是是 IEEE IEEE 、工业国际标准硬件描述语言、工业国际标准硬件描述语言??用语言的方式而非图形等方式描述硬件电路用语言的方式而非图形等方式描述硬件电路?? VHDL VHDL 有过两个标准: 有过两个标准: IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1993 (called VHDL 1993) IEEE Std 1076-1993 (called VHDL 1993) IEEE Std 1076-2002 (called VHDL 2002) IEEE Std 1076-2002 (called VHDL 2002) VHDL VHDL 硬件描述语言硬件描述语言 VHDL VHDL 的特点的特点??设计可按层次分解。设计可按层次分解。??每个设计元素既有良好定义的界面(为了与其他元素每个设计元素既有良好定义的界面(为了与其他元素连接),又有精确的行为描述(为了模拟它)。连接),又有精确的行为描述(为了模拟它)。??行为描述既可用算法也可用实际硬件结构来定义元素行为描述既可用算法也可用实际硬件结构来定义元素的操作。例如,一个元素可由算法作初始定义,以允的操作。例如,一个元素可由算法作初始定义,以允许对使用该算法的更高级元素做设计验证;之后,算许对使用该算法的更高级元素做设计验证;之后,算法定义再由硬件结构来代替。法定义再由硬件结构来代替。??并行性、定时和时钟都可被模型化。并行性、定时和时钟都可被模型化。 V H D L V H D L 可以处可以处理异步、也可以处理同步时序电路结构。理异步、也可以处理同步时序电路结构。??设计的逻辑操作和定时特性都可被模拟。设计的逻辑操作和定时特性都可被模拟。设计流程设计流程 程序结构程序结构 VHDL VHDL 是按结构化编程原则来设计的,即是按结构化编程原则来设计的,即定义硬件模块的界面而隐藏它的内部细节。定义硬件模块的界面而隐藏它的内部细节。 VHDL VHDL 实体( 实体( entity entity )只是对模块输入输)只是对模块输入输出的说明,而出的说明,而 VHDL VHDL 的结构体的结构体(architecture (architecture ) ) 是对模块内部结构或行为的细致描述。是对模块内部结构或行为的细致描述。高层的结构体可多次使用低层实体,而多个顶层结高层的结构体可多次使用低层实体,而多个顶层结构体可用同一个低层结构体。构体可用同一个低层结构体。 VHDL VHDL 程序文件结构程序文件结构在在 VHDL VHDL 程序的文本文件程序的文本文件中, 中, 实体声明和结构体定义实体声明和结构体定义是分开的。是分开的。在大型项目中,实体和结在大型项目中,实体和结构体有时在不同的文件中定构体有时在不同的文件中定义,编译器根据它们的名字义,编译器根据它们的名字来匹配它们。来匹配它们。 VHDL VHDL 实体声明语法实体声明语法实体声明语法除了声明名字实体外,还要定实体声明语法除了声明名字实体外,还要定义外部接口信号或在端口声明部分定义端口。义外部接口信号或在端口声明部分定义端口。