文档介绍：实验六JK触发器VHDL设计
实验六JK触发器VHDL设计
实验六JK触发器VHDL设计
实验六 JＫ触发器的VHDL设计
设计JK触发器，其中prn（置1端)、clｒn（清零端)均为高电平有效,当prn(置1端）、ｃlrn(清零端）均为低电平时,cp上升沿来临输出q、q_nｏt根据J、K的值有不同的输出。
library　ieee；
use　。all;
ｕse ｉeee。std_lｏgｉc_arith。ａll；
use ieee．std_logｉc_uｎsｉgned．aｌl；
eｎtｉty cｈufa_ＪK is
　 port
　　（　　
　　　ｃp,j，k,ｐrn，clrn:ｉn　sｔd＿logic；
　　　　　　　　 q，q_not： ouｔ stｄ_loｇic
　　　　);
end　chuｆa_JＫ;
arcｈitｅcｔｕre ａrcｈ of　cｈｕfa＿JＫ is
　　　　 signal qn:std_logic;
　　 begin
prｏcess（cp,prn，clrn)
　ｂｅｇiｎ
　　　 iｆ clrn=＇1＇and prｎ=’0＇　then 　-－－－-—-———异步(强制)置0
　　　　 qn<＝’0';
　　　　　ｅlsif ｐrn＝’1'ａｎd ｃlrn=＇0’tｈｅn　　-—－-——-－-异步（强制)置１
ﻩﻩﻩ
ｑn＜=’1'；
　
ﻩﻩ ｅlsif cp’eveｎt and　cp＝＇1' ｔhｅn 　　　　　－—--－－－-—cp上升沿
qn〈=（j　anｄｎot qn)　or（not k　and ｑn)； ﻩﻩ
ﻩﻩ end if;
ﻩ end　proｃess；
实验六JK触发器VHDL设计
实验六JK触发器VHDL设计
实验六JK触发器VHDL设计
　 q＜＝qｎ；
　 q_noｔ〈＝not　ｑn；
ﻩend　arch；
1、波形仿真分析

pｒn（置1端）
clrn（清零端)
cp
J
K
Q
Ｑ_not
0
1
ｘ
x
x
0
1
1
0
x
x
x
1
0
０
０
上升沿
0
0
保持
保持
0
０
上升沿
０
1
0
１
０
0
上升沿
1
０
1
０
0
0
上升