文档介绍：常见面试笔试题verilog程序库
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加减法
modｕle addsｕｂ
（ inｐｕｔ [７：0] daｔaa,
ｉｎpｕｔ [7:0］ dａtａb,
ｉnput ａdｄ＿sub， /／ if tｈiｓ ｉs １， ａｄｄ; elｓe subtraｃｔ
input clk，
ｏutｐut reｇ ［８:０] ｒｅｓuｌt );
ａlｗａys ＠ (posedge clｋ）
bｅｇin
if (adｄ_ｓｕb) resｕlt <= daｔaa ＋ datab； ／/or "ａsｓｉgｎ {cout,ｓｕｍ}=ｄａｔａａ＋ｄａtａb;"
eｌｓe resuｌt ＜＝ ｄａｔａa — datａb；
end
endmｏdｕle
四位的 全加法器．
ｍodule ａｄｄ4(coｕt，sum,a,b,cin)
ｉnput[3:0］a，b； iｎput cin;
ouｔpｕt [3：0] sｕｍ; outｐｕt cout;
aｓｓｉｇn ﻩ｛cｏut，sum}=ａ+b+ciｎ;
eｎdｍodulｅ
补码不仅可以执行正值和负值转换,其实补码存在的意义，就是避免计算机去做减法的操作。
1１０1 -3 补
+ １０00 8
01015
假设 -3 + ８，只要将 -３ 转为补码形式，亦即 0０1１ ＝> 110１,然后和 8，亦即 1000 相加
就会得到 5,亦即 ０1０１。至于溢出的最高位可以无视掉。
乘法器
moｄulｅ mult（outcoｍe，a，ｂ);
paｒameｔer ＳＩZE=8;
inｐuｔ[ＳIZＥ：1］ a,ｂ；
ouｔput ｒｅg[２*SIZＥ：1] ｏｕｔcome;
inteｇｅr ｉ；
always @(ａ or b)
ｂegin oｕtｃｏme＜＝０;
fｏr(i=0，ｉ〈=SＩZＥ；i＝i+１)
if(b[i]) ｏuｔcome＜=ouｔｃｏme+(a<＜(i-1））；
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enｄ
enｄmodｕｌe
另一种乘法器。在初始化之际,取乘数和被乘数的正负关系,然后取被乘数和乘数的正值。输出结果根据正负关系取得。
ｅｌｓe ｉf（ Ｓtarｔ＿Ｓig )
case（ ｉ )
0: ｂｅgin
ｉsNeｇ 〈＝ Mulｔiｐliｃａｎｄ[7] ^ Muｌtipliｅｒ[7]；
Mcanｄ ＜= Muｌｔｉpｌiｃaｎｄ［7] ? ( ～Mｕｌｔiｐliｃanｄ + 1＇b１ ) ： Muｌｔipｌicand；
Mｅr <= Ｍultiｐliｅr[7] ? （ ~Mulｔipｌieｒ + 1'b１ ) : Ｍｕltipｌieｒ;
Temp 〈＝ 16'd0；
i ＜＝ i ＋ 1’ｂ1;
eｎd
1: ﻩ // Mｕlｔｉｐlｉng
if( Ｍｅr == 0 ） ｉ ＜＝ i + 1＇b１；
elｓｅ bｅgin Tｅmｐ 〈= Temｐ + Ｍcａnd； Mer ＜= Meｒ — 1'b1； ｅnd
2: ｂegin isDoｎe 〈= １’ｂ1； i <= i + 1'b1； end