数字逻辑实验报告-verilog时序逻辑设计.doc

文档介绍：. .
-优选
电 子 科 技 大 学
实 验 报 告
学生：任彦璟 学 号：20**********指导教师：吉家成 米源 王华
一、实验工程名称：Verilog时序逻辑设计
二、实验目的：
掌握边沿D触发器74x74、同步计数器74x163、4位通用移位存放器74x194，的工作原理。
设计移位存放器74x194设计3位最大序列长度线性反应移位存放器〔LFSR：Linear Feedback Shift Register〕计数器。
设计同步计数器74x163 。
三、实验容：
1．设计边沿D触发器74x74。
2．设计通用移位存放器74x194。
3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。
4．设计4位同步计数器74x163。
四、实验原理：
74x74逻辑电路图
. .
-优选
74x194逻辑电路图
3位LFSR逻辑电路图
. .
-优选
74x163逻辑电路图
上图的设计可以采用门级描述，也可以采用教材"数字设计—原理与实践"〔第4版〕第525页的表8-20中的行为描述
五、实验器材〔设备、元器件〕：
PC机、Windows XP、Anvyl或Nexys3开发板、Xilinx ISE 、Digilent Adept下载工具。
六、实验步骤：
实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。
七、关键源代码及波形图：
1．D触发器的Verilog代码
源码如下
module vr74x74(CLK, D, PR_L, CLR_L, Q, QN);
input CLK, D, PR_L, CLR_L ;
output Q, QN ;

wire w1, w2, w3, w4 ;
nand (w1, PR_L, w2, w4);
nand (w2, CLR_L, w1, CLK) ;
nand (w3, w2, CLK, w4) ;
nand (w4, CLR_L, w3, D) ;
nand (Q, PR_L, w2, QN);
nand (QN, Q, w3, CLR_L);
endmodule
. .
-优选
initial begin
CLK = 0 ;
PR_L = 1 ;
CLR_L = 1 ;
D = 0 ;

#4 D = 1 ;
#2 D = 0 ;
#8 D = 0 ;
#2 D = 1 ;
#13 CLR_L = 0 ;
#10 CLR_L = 1 ;
#10 PR_L = 0 ;
#5 D = 0 ;
#10 PR_L = 1 ;
end
always begin
#5 CLK = ~CLK ;
end

endmodule
module vr74x74