数字逻辑实验报告-verilog时序逻辑设计.doc

文档介绍：-
. z
电 子 科 技 大 学
实 验 报 告
学生：任彦璟 学 号：指导教师：吉家成 米源 王Q,QDN ;

wire w1,w2,w3,w4,w5,w6,w7,w8,w9,w10;
wire w11,w12,w13,w14,w15,w16,w17,w18,w19,w20;

buf(CLK_D,CLK);
buf(CLR_L_D,CLR_L);

not(m1,S1);
not(m0,S0);

and(n1,S0,m1,RIN);
and(n2,S0,S1,A);
and(n3,m0,m1,QA);
and(n4,m0,S1,QB);



and(n5,S0,m1,QA);
and(n6,S0,S1,B);
and(n7,m0,m1,QB);
and(n8,m0,S1,QC);

and(n9,S0,m1,QB);
and(n10,S0,S1,C);
and(n11,m0,m1,QC);
and(n12,m0,S1,QD);

and(n13,S0,m1,QC);
and(n14,S0,S1,D);
and(n15,m0,m1,QD);
and(n16,m0,S1,LIN);
or(p1,n1,n2,n3,n4);
or(p2,n5,n6,n7,n8);
or(p3,n9,n10,n11,n12);
or(p4,n13,n14,n15,n16);
vr74*74 q1(CLK_D,p1,1'b1,CLR_L_D,QA,QAN);
vr74*74 q2(CLK_D,p2,1'b1,CLR_L_D,QB,QBN);
vr74*74 q3(CLK_D,p3,1'b1,CLR_L_D,QC,Q);
vr74*74 q4(CLK_D,p4,1'b1,CLR_L_D,QD,QDN);
endmodule
源码如下:
-
. z
S1 = 0;
S0 = 0;
A = 0;
B = 0;
C = 0;
D = 0;
// Wait 100 ns for global reset to finish
#100;
// Add stimulus here
CLR_L = 1 ;
S1 = 0 ;
S0 = 0 ;
#100 ;
S1 = 0 ;
S0 = 1 ;
RIN = 1 ;
#100 ;
S1 = 1 ;
S0 = 1 ;
A = 0 ;
B = 0 ;
C = 0 ;
D = 0 ;
#100 ;
S1 = 1 ;
S0 = 0 ;
LIN = 1 ;
#100 ;
S1 = 1 ;
S0 = 1 ;
A = 1 ;
B = 1 ;
C = 1