文档介绍：数字系统设计与Verilog HDL （第5版）
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数字系统设计与Verilog HDL（第5版）
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第1章 EDA技术概述
EDA技术及其发展
Top-down设ppt
Bottom-up设计，即自底向上的设计，由设计者调用设计库中的元件(如各种门电路、加法器、计数器等) ，设计组合出满足自己需要的系统
缺点：效率低、易出错
Bottom-up设计
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IP（Intellectual Property）：原来的含义是指知识产权、著作权，在IC设计领域指实现某种功能的设计。
IP核（IP模块）：指功能完整，性能指标可靠，已验证的、可重用的电路功能模块。
IP复用（IP reuse）
IP复用技术与SoC
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软IP--用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。
固IP--完成了综合的功能块。
硬IP--供设计的最终阶段产品：掩膜。
IP核与SoC设计
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SoC： SYSTEM on a CHIP
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数字设计的流程
基于FPGA/CPLD
的数字系统设计流程
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1. 原理图输入(Schematic diagrams )
2、硬件描述语言 (HDL文本输入)
设计输入
（1）ABEL-HDL
（2）AHDL
（3）VHDL
（4）Verilog HDL
IEEE标准
硬件描述语言与软件编程语言有本质的区别
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综合（Synthesis）
将较高层次的设计描述自动转化为较低层次描述的过程
◆行为综合：从算法表示、行为描述转换到寄存器传输级（RTL）
◆逻辑综合：RTL级描述转换到逻辑门级（包括触发器）
◆版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示
综合器是能自动实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路网表的工具
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C、ASM...
程序
CPU指令/数据代码：
010010 100010 1100
软件程序编译器
COMPILER
软件编译器和硬件综合器区别
VHDL/VERILOG.
程序
硬件描述语言
综合器
SYNTHESIZER
为ASIC设计提供的
电路网表文件
（a）软件语言设计目标流程
（b）硬件语言设计目标流程
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布局布线
布局布线可理解为将综合生成的电路逻辑网表映射到具体的目标器件中实现，并产生最终的可下载文件的过程。布局布线将综合后的网表文件针对某一具体的目标器件进行逻辑映射，把整个设计分为多个适合器件内部逻辑资源实现的逻辑小块，并根据用户的设定在速度和面积之间做出选择或折中；布局是将已分割的逻辑小块放到器件内部逻辑资源的具体位置，并使它们易于连线；布线则是利用器件的布线资源完成各功能块之间和反馈信号之间的连接。
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仿真（Simulation）
功能仿真（Function Simulation）
时序仿真（Timing Simulation）
仿真是对所设计电路的功能的验证
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编程配置
把适配后生成的编程文件装入到PLD器件中的过程称为下载。
通常将对基于EEPROM工艺的非易失结构PLD器件的下载称为编程（Program），将基于SRAM工艺结构的PLD器件的下载称为配置（Configure）。
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常用的EDA软件工具
集成的 FPGA/CPLD开发工具
逻辑综合器
仿真工具
其他设计工具
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集成的FPGA/CPLD开发工具
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逻辑综合器（Synthesizer）
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仿真工具（simulation tools）
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EDA技术的发展趋势
1．高性能的EDA工具将得到进一步发展
超大规模集成电路的集成度和工艺水平不断提高。
市场对系统的集成度不断提出更高的要求。
高性能的EDA工具，其自动化和智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。
计算机硬件平台性能大幅度提高，为复杂的SoC设计提供了物理基础。
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EDA技术的发展趋势
2．EDA技术将促使ASIC和FPGA逐步走向融合
3．EDA技术的应用领域将越来越广泛
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谈谈自己对EDA技术的认识