VHDL的结构体描述方式.ppt

文档介绍：1 1 2017-2-22 2017-2-22 三门峡职业技术学院三门峡职业技术学院机电工程系机电工程系范江波范江波 fjb2506@ fjb2506@ VHDL 结构体的描述方式 2 2 2017-2-22 2017-2-22 三门峡职业技术学院三门峡职业技术学院机电工程系机电工程系范江波范江波 fjb2506@ fjb2506@ 用 VHDL 设计一 2选1数据选择器思考以下问题思考以下问题( ( 请同学回答请同学回答) ) ??电路实现什么功能?如何叙述? 电路实现什么功能?如何叙述? ??电路有几个端口?方向、数据类型应该电路有几个端口?方向、数据类型应该如何设置? 如何设置? ??电路内部结构如何用数字电路实现? 电路内部结构如何用数字电路实现? ??电路如何用电路如何用 VHDL VHDL 来实现? 来实现? 3 3 2017-2-22 2017-2-22 三门峡职业技术学院三门峡职业技术学院机电工程系机电工程系范江波范江波 fjb2506@ fjb2506@ 在数字信号传输过程中,有时需要从一组输入在数字信号传输过程中,有时需要从一组输入数据中选出某一个来,完成这种功能的逻辑电路称数据中选出某一个来,完成这种功能的逻辑电路称为数据选择器。为数据选择器。 d0 d1 sel q4 4 2017-2-22 2017-2-22 三门峡职业技术学院三门峡职业技术学院机电工程系机电工程系范江波范江波 fjb2506@ fjb2506@ LIBRARY IEEE; USE ; ENTITY EX1 IS PORT(d0,d1,sel:IN STD_LOGIC; q:OUT STD_LOGIC); END EX1; ARCHITECTURE EX1 _A OF EX1 IS BEGIN PROCESS(d0,d1,sel) BEGIN IF IF sel sel = = ‘‘0 0’’ THEN q <= d0; THEN q <= d0; ELSE q <= d1; END IF; END PROCESS; END EX1_A; ??当当 sel sel 等于等于 0 0时,输出选择时,输出选择 d0 d0 。。 LIBRARY IEEE; USE ; ENTITY EX1 IS PORT(d0 , d1 , sel : IN STD_LOGIC; q: OUT STD_LOGIC); END EX1; ARCHITECTURE EX1 _A OF EX1 IS BEGIN PROCESS(d0 , d1 , sel ) BEGIN IF sel =‘0’ THEN q <= d0; ELSE q <= d1 ELSE q <= d1 ; ; END IF; END PROCESS; END EX1A; ??否则,即否则,即 sel sel 等于等于 1 1时,输时,输出选择出选择 d1 d1 。。 LIBRARY IEEE; USE ; ENTITY EX1 IS PORT(d0,d1,sel: IN STD_LOGIC; q: OUT STD_LOGIC); END EX1 ; ARCHITECTURE ARCHITECTURE EX1 EX1 _A OF _A OF EX1 EX1 IS IS BEGIN BEGIN PROCESS(d0,d1,sel) PROCESS(d0,d1,sel) BEGIN BEGIN IF IF sel sel = =‘‘0 0’’ THEN q <= d0; THEN q <= d0; ELSE q <= d1; ELSE q <= d1; END IF; END IF; END PROCESS; END PROCESS; END END EX1 EX1 _A; _A; ??在结构体中,