文档介绍：第8章VHDL结构与要素
山东师范大学传播学院
秦绍华
VHDL程序结构
实体
实体作为设计实体组成部分,其功能是对设计实体与外部电路的接口进行描述,是设计实体的一个通信界面。
IN1
OUT2
OUT1
IN3
IN2
实体语句结构
ENTITY 实体名 IS
[GENERIC(类属表);]
[PORT(端口表);]
END ENTITY 实体名;
PORT端口
PORT端口说明设计实体与外部电路的接口,以及接口的输入输出模式和数据类型。
PORT( 端口名:端口模式数据类型;
端口名:端口模式数据类型;
………..
端口名:端口模式数据类型);
GENERIC类属说明
类属参量是一种端口界面常数
常数只能从设计实体的内部得到赋值,且不能更改;而类属的值可以由设计实体外部提供,所以,可以从外部通过类属的重新设定,改变设计实体的内部结构。
GENERIC( 常数名:数据类型:设定值);
类属
ENTITY COUTERN IS
GENERIC(N : INTEGER);
PORT(CLK:IN STD_LOGIC;
Q:OUT STD_LOGIC_VECTOR(N-1 DOWNTO 0));
END ENTITY COUTERN;
类属映射语句
Generic map(类属表)
端口映射语句Port map()
Port map()是描述元件间端口的连接方式。
Generic map()是描述元件间参数的传送方式。
例8-1定义元件
Library ieee;
Use ;
Entity andn is
Gneric (n : integer);
Port(a : in std_logic_vector(n-1 downto 0);
c: out std_logic);
End;
例8-1
Architecture bhv of andn is
Begin
Process(a)
Variable int : std_logic;
Begin
Int:=‘1’;
For I in a’length-1 downto 0 loop
If a(i)=‘0’ then int:=‘0’;
End if; End loop;
C<=int;
End process; End;