文档介绍：*
嵌入式计算
3 嵌入式系统的存储器子系统
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内容
1. 存储子系统结构：通用计算 VS. 嵌入式计算
2. 存储器的分类
存储器组织模型和存储器性能指标
随机存储器
只读存储器
混合类型的存储器
3. STM32存
3. STM32存储系统
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存储器的组织模型
存储体
引线信号：地址线、数据线、控制线（读、写）、片选线、辅助线（时钟、复位、编程等）
存储器
地址线
数据线
读
写
片选
复位
时钟
ready
m
n
嵌入式系统存储器的结构和组织
存储器的性能指标
⑴ 易失性：指电源断开之后，存储器的内容是否丢失。

⑵ 只读性：指在某个存储器中写入数据后，只能被读出，不能用常规的办法重写或改写。
存储器的性能指标
⑶ 位容量：半导体存储器件常用位容量来表示其存储功能。
⑷ 速度：用存储器访问时间来衡量。
⑸ 功耗
⑹ 可靠性：存储器的可靠性主要取决于引脚的接触、插件板的接触及存储器模块板的复杂性。
⑺ 价格：存储器的价格主要由两方面的因素决定，一是存储器本身的价格，二是存储器模块中附加电路的价格。
内部存储器类型
非易失性随机存储器——NVRAM
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嵌入式存储器子系统的设计约束-1
尽量使用存储密度大的存储器芯片
考虑嵌入式系统的功耗限制
成本考虑，大多数嵌入式系统的存储器容量与软件的大小匹配。
扩展存储器考虑
片上有存储器
片上无存储器
考虑综合成本（含电路板面积）
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嵌入式存储器子系统的设计约束-2
嵌入式系统的存储器子系统通常设计成模块结构，包括ROM子系统、RAM子系统等，每个子系统占用一定的存储空间。
一体化设计与分离式设计：嵌入式系统的存储器通常与系统主板设计在一起，而不设计成所谓“内存条”形式，原因是一方面嵌入式系统的内存通常是固定大小的；另一方面，一体结构可以提高系统的可靠性，因为嵌入式系统通常工作在恶劣环境、移动环境中。
关于嵌入式处理器的中断向量表，有两种设计方案：一种方案是中断向量或中断处理程序的入口地址设置在ROM空间，一旦设置，运行中不再更改，如大多数小规模的嵌入式处理器/控制器采取这种方式；另外，也可以把中断向量设计在RAM空间，
Cache
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CPU与DRAM性能比较
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Cache的提出
一直以来，CPU和主存储器的速度总是有差距
CPU的发展一直以速度为主，以提高速度为核心
主存的发展一直以容量为主，以提高容量为核心
如何解决这之间的矛盾？
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程序的局部性原理
程序在一定的时间段内通常只访问较小的地址空间
两种局部性：
时间局部性
空间局部性
地址空间
访问概率
Caches and CPUs
CPU
cache
controller
cache
main
memory
data
data
address
data
address
主存储器—RAM
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SRAM(Static RAM、静态RAM)
速度快
功耗大
价格贵
集成度低
不需要刷新
应用：CACHE
嵌入式系统
DRAM基本概念
动态RAM利用MOS管栅极寄生电容存储信息
电容的充电、放电、泄露、补充是一个动态的过程，即动态随机存储器
定期给电容补充电荷的过程(<2ms)，即DRAM的刷新
DRAM需要专门的控制器
DRAM的发展
DRAM
FPM DRAM
EDO DRAM
SDRAM
DDR SDRAM
DDRII SDRAM
DDRIII SDRAM
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DRAM
通常，嵌入式系统设计中，DRAM控制器集成在嵌入式处理器上，大多数的设计没有独立的DRAM控制器，大型嵌入式系统除外。
存储器的分类
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随机存储器
DRAM vs. SRAM
SRAM和DRAM
SRAM比DRAM快。
工作时，SRAM比DRAM耗电多。
DRAM的存储密度大于SRAM，在一个芯片上可以置放更多的DRAM。
DRAM需要周期性刷新，需要使用专用的DRAM控制器（嵌入式处理器通常集成了DRAM控制器）。
存储器的分类
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DRAM的操作
DRAM需要刷新
与SRAM的操作基本相同
CPU向DRAM送地址线：
首先，RAS*置成0，地址的行部分（地址高位部分）置于地址线。
CAS* 然后，置成0，地址的列部分（地址低位部分）置于地址线。
节省引脚
存储器的分类
双端口RAM—DPRAM
双端口RAM—DPRAM
DPRAM有两套相互独立的地址、数据、控制信号
通过两套信号，两个CPU可同时对DPRAM进行读写
但是，两个CPU不能同时“写”或同时“读/写”同一个存储单元
DPRAM内部有相