文档介绍：第七章仿真测试工具和 综合工具
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数字集成电路设计流程简介
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设计规范
设计规范文件是一个包含功能、定时、硅片面积、功耗、可测性、故障覆盖率以及其它的设计准则的详细说明书。设计规范描述了项目完成的功能,确定设计的总体方案,平衡各个方面的因素,对整个项目有一个初步的规划。在系统设计阶段,根据对设计面积、功耗、I/O和IP使用等情况进行估算,确定所使用的芯片工艺和设计工具。
设计划分
设计划分过程就是把一个复杂设计逐渐划分成较小而且较为简单的功能单元。这样一个过程通常被称为自顶向下的设计方法,或者是分层设计法。
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设计输入
设计输入是指将设计划分阶段定义好的模块借助一定的设计输入手段转换为EDA工具能接受的信息格式。目前主要的设计输入手段有:高级硬件描述语言HDL(Verilog HDL/VHDL)和原理图。HDL语言支持不同层次的描述,不依赖于各个厂家的工艺器件,便于修改。
逻辑输入工具的功能是把逻辑图,状态机,真值表,输入到计算机中,并进行语法、可综合性检查等。poser,Synopsys公司Leda以及UltraEdit,Vim等第三方的编辑工具。
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验证是指通过仿真软件验证其功能是否符合制定的设计规范,这一阶段的验证常被称为功能仿真或行为仿真。
仿真的结果取决于设计描述是否准确反映了设计的物理实现。仿真器不是一个静态工具,需要Stimulus和Response。Stimulus由模拟设计工作环境的testbench 产生,Response为仿真的输出,由设计者确定输出的有效性。
目前,仿真工具比较多,其中Cadence公司的NC-Verilog HDL,Synopsys公司的VCS和Mentor公司的Modelsim都是业界广泛使用的仿真工具。
综合
综合实际上是根据设计功能和实现该设计的约束条件(如面积、速度、功耗和成本等),将设计描述(如HDL文件、原理图等)变换成满足要求的电路设计方案,该方案必须同时满足预期的功能和约束条件。
piler,piler,piler等。
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适配布线
按照特定的工艺要求和约束条件利用适配器进行布局布线,最后生成版图。对于芯片设计来讲,这个过程通常分3步:
(1)布局规划。主要是标准单元、I/O Pad和宏单元的布局。
(2)时钟树生成(CTS Clock Tree Synthesis)。
(3)布局布线。
适配完成后,产生多项设计结果:(1)适配报告。(2)适配后的仿真模型。(3)器件编程文件。
在FPGA设计中各个厂家都提供了相应的布局布线工具,例如Altera公司的Quartus II,Xilinx公司的ISE等。在芯片设计领域,有Cadence公司提供的SOC Encounter和Synopsys公司的Astro等布局布线工具。
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时序分析
时序验证的目的是为了检查设计中是否有时序上的违规。同步电路的验证采用静态时序分析实现,异步电路的验证则需要运行特殊仿真激励确认。仿真工具可以用前仿真所用的工具。
静态时序分析(STA)的功能是根据设计规范的要求检查所有可能路径的时序,不需要通过仿真或测试向量就可以有效地覆盖门级网表中的每一条路径,在同步电路设计中快速地找出时序上的异常。
可以识别的时序故障包括:建立/保持和恢复/移除检查(包括反向建立/保持);最小和最大跳变;时钟脉冲宽度和时钟畸变;门级时钟的瞬时脉冲检测;总线竞争与总线悬浮错误;不受约束的逻辑通道;计算经过导通晶体管、传输门和双向锁存的延迟;自动对关键路径、约束性冲突、异步时钟域和某些瓶颈逻辑进行识别与分类。
PrimeTime是Synopsys公司开发的进行静态时序分析(STA)的工具,它可以进行精确的RC延迟计算,先进的建模和时序验收
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