文档介绍：简易数字频率计设计
前言
,基本原理和框图
采用现场可编程门阵列(FPGA)为控制核心,利用VHDL语言编程,下载烧制实现。将所有器件集成在一块芯片上,体积大大减小的同时还提高了稳定性,可实现大规模和超大规模的集成电路,测频测量精度高,测量频率范围大,而且编程灵活、调试方便.
,频率信号易于传输,抗干扰性强,可以获得较好的测量精度。因此,频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟,对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数,即闸门时间为1 s。闸门时间可以根据需要取值,大于或小于1 s都可以。闸门时间越长,得到的频率值就越准确,但闸门时间越长,则每测一次频率的间隔就越长。闸门时间越短,测得的频率值刷新就越快,但测得的频率精度就受影响。一般取1 s作为闸门时间。
数字频率计的关键组成部分包括分频器,计数器、锁存器、片选电路,译码驱动电路和显示电路.
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前言
本次课程设计中,我们选择的是20分频。分频器在总电路中有两个作用。由总图框图中不难看出分频器有两个输出,一个给计数器,一个给锁存器。时钟信号经过分频电路形成了20分频后的门信号。另一个给锁存器作锁存信号,当信号为低电平时就锁存计数器中的数。
其电路图如图1.
图1 分频电路图
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前言
此电路也有两用途。一是为后面的片选电路产生片选信号,二则是为模块ch(译码信号)提供选择脉冲信号。
其电路图如图
2.
图2 片选信号电路图
计数器模块为该电路中的核心模块,它的功能是:当门信号为上升沿时,电路开始计算半个周期内被测信号通过的周期数,到下升沿后结束。然后送忘锁存器锁存。
其电路图如图
3.
图3 计数器电路图
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前言
该模块在分频信号的下降沿到来时,将计数器的信号锁存,然后送给编译模块中。
其电路图如图
4.
图4 锁存器电路图
该模块是对四个锁存器进行选择,按顺序的将四个锁存器中的数值送给译码模块中译码。其电路图如图
5.
图5 译码信号电路图
该模块接收到片选信号后,输出给显示器,选择显示那个显示管。其电路图如图6.
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前言
图6 片选电路图
译码模块的作用就是将译码信号模块中选择出的信号进行译码,并将其送给显示器。其电路图如图
7.
图7 译码电路图
打开quartus II后,建立工程文件,然后输入程序,保存后编译。编译无错误既可以生成电路图。其仿真图如图
8.
图8 分频电路仿真图
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前言
其仿真图如图
9.
图9 片选信号电路仿真图
其仿真图如图
10.
图10 计算器电路仿真图
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前言
其仿真图如图
11.
图11 锁存器电路仿真图
其仿真图如图
12.
图12 译码信号电路仿真图
其仿真图如图13.
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前言
图13 片选电路仿真图
其仿真图如图
14.
图14 译码电路仿真图
将七个模块用导线相连,形成总电路图。其仿真图如图
15.
图15 总电路仿真图
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前言
图15为总的电路图,图中alm为进位输出,clk为时钟信号,设为15us。Clr为清零信号,点电平清零,高电平计数。Q为显示输出端。Sel为片选,sig为被测信号,设为1us。图中显示结果为100111 0111111 1101101 。结果应为300,考虑延时误差,测量结果正确。
软件调试与硬件调试
(a)软件调试
仿真时,打开软件puartus II,建立工程文件,然后输入程序。保存后,编译,无误后及可以仿真了。
进入界面后,先点击edict菜单,设置 end time ,一般设为10ms,由于软件的缘故,end time不要设的太小,否则延时会很大.
对总电路图仿真的时候也出现了一个问题,一开始我们怎么也仿真不出来,后来才知道总图仿真的时候也要建立工程文件,而