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第卷第期计算机辅助设计与图形学学报.。.
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扫描设计中扫描链的优化
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、摘要提出了扫描甚可剥性设计中扫描链的优化方甚。采用吏速洲试体『和珏闻法能快速求
。’出优解。对干确定的剖试向量粜,用该方法构造的扫描链能使电路总的测试时闾少。
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引言
扫描设计能有效地减小时序电路测试生成的复杂性。除此以外,设计还必须考虑
测试所需额外的芯片面积、测试时间、故障覆盖率及电路的性能问题。对于一个时序电路,
选取哪些存储元件寄存器等至扫描链关系到电路故障覆盖率的高低和测试时间的长
短,但对于确定的目标故障覆盖率,寄存器选定以后,测试时间还与测试向量的施加方式
有关,即与采用何种测试方式和寄存器在扫描链中的顺序有关。
本文采用交迭测试体制进行测试,采用区间法构造最优扫描链,使得总的测试时
间最少。
测诚方法
,、、为内核电路的组合部分,
测试长度分别为、和,表示触发器.,,⋯,为寄存器,每个寄存器所包
含的触发器数如图所示,这个寄存器连成一条扫描链。
传统的测试体制是把个内核的测试向量合并成一个长为的测试矢量集。采用这
种测试方法,总测试时间为个时钟周期。该方法总测试时间与扫描
链中寄存器的顺序无关,很大一部分时间花费在移入测试向量的过程中。
扫描寄存器选定后,为尽可能减少测试时间,采用交迭测试法进行测试。该方法把整
个测试分为几个部分,每一部分施加一定的测试向量,直至某些内核的测试集完全耗尽。
同时考虑扫描寄存器在不同测试部分的作用,把施加测试向量至某一被测内核的寄存器
称为驱动器,把接收内核测试结果的寄存器称为接收器,在某一测试部分中既用作驱动器
又作为接收器的寄存器称为驱动一接收器。

成电路的可测性设计和数据压缩技术。郁增妊,教授主要从事集成电路设计等方面的研究工作。
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斯叶波等:扫描设计中扫描链的优化
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图含个寄存器的同步时序电路
图所示电路,整个测试过程可分为部分,分别用、表示。对,
个向量同时施加到,和,寄存器、作为驱动器,为接收器,、和
为驱动一接收器。对部分的测试,个内核的相应测试向量集合并后移入扫描链,同时
前一次的测试结果被移出。为使测试时间最少,必须使得测试向量移入驱动器的时间和测
试结果移出接收器的时间最少。完成一个向量的测试包括向量的移入和测试结果的移
出所需最少时钟教称为链周期对,每个向量需移次才能把数据移到驱动器、
、、和,这个时钟足够从接收器、、和中移出测试结果故丁部
分的测试时间为一个时钟,其中表示部分的测试向量数,为
的链周期。同样可求得、部分的测试时间,如表所示,故总的测试时间为
个时钟,对该电路采甩交迭测试法比甩传统方祛测试时间减少了
.
裹囝所示电路备测试部分的总结
试部分测试内棱测试长度驱动器『接收器链周期测试时间
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最优扫描链的选取