AN738IntelArria10器件设计指南.doc

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内容
内容
1AN738
:Intel
?Arria?10器件设计指南..............................................................................
4

系统规范
.................................................................................................................
5
设计规范.....................................................................................................
6
IP
选择.......................................................................................................
6
Qsys.........................................................................................................
7

器件选择
.................................................................................................................
7
器件系列种类和高速收发器...............................................................................
7
逻辑、储存器和乘法器密集度............................................................................
8
I/O
管脚数、LVDS
通道和封装种类....................................................................
8
PLL
和时钟布线.............................................................................................
8
速度等级.....................................................................................................
9
纵向器件移植...............................................................................................
9

早期系统和电路板规划..............................................................................................
10
早期功耗评估.............................................................................................
10
散热管理的温度感觉
.....................................................................................
11
电压传感器................................................................................................
11
器件配置的规划...........................................................................................
11
片上浮试规划.............................................................................................
15

电路板设计的管脚连接考虑要素
...................................................................................
17
器件上电...................................................................................................
17
电源管脚连接和电源
.....................................................................................
18
配置管脚连接.............................................................................................
19
与电路板相关的
QuartusPrime设置................................................................
22
信号完好性考量...........................................................................................
23
板级仿真与高级
I/O
时序分析..........................................................................
24
.......................................................................................................
25
进行FPGA管脚分配
.....................................................................................
25
早期管脚规划与
I/O
分配分析..........................................................................
26
I/O
特征与管脚连接
.....................................................................................
27
时钟和PLL选择..........................................................................................
32
PLL
特征指南..............................................................................................
33
时钟控制模块.............................................................................................
34
I/O
同步开关噪声........................................................................................
35

设计进口
...............................................................................................................
35
设计建议...................................................................................................
35
使用IP内核...............................................................................................
36
重配置......................................................................................................
36
建议的HDL编码风格....................................................................................
37
寄存器上电电平与控制信号.............................................................................
37
规划层次化设计和基于团队的设计.....................................................................
38

设计实现、分析、优化和考据......................................................................................
40
选择综合工具.............................................................................................
40
器件资源利用报告
........................................................................................
41
QuartusPrime
信息....................................................................................
41
AN738:Intel?Arria?10器件设计指南
2
内容
时序拘束和分析...........................................................................................
41
面积与时序优化...........................................................................................
43
保留性能和减少编译时间................................................................................
44
仿真........................................................................................................
44
形式考据...................................................................................................
45
功耗分析...................................................................................................
45
功耗优化.................................................................................................
46

结论....................................................................................................................
48

文档订正历史.........................................................................................................
48

设计检查表..........................................................................................................
48

附录:Arria10收发器设计指南................................................................................
53
收发器PHY系统结构归纳.............................................................................
53
收发器Bank系统结构.................................................................................
54
......................................................................................
59
收发器锁相环............................................................................................
61
时钟生成模块(CGB)...................................................................................
63
校准.......................................................................................................
63
收发器设计流程.........................................................................................
64
AN738:Intel?Arria?10器件设计指南
3
1AN738
:Intel
?Arria
?
10器件设计指南
本指南针对采纳
Intel
?Arria
?
10器件的设计供应一组设计指南、建讲和一系列考虑要素。关于高
密集的高性能Arria10
设计,在整个设计过程中依据Intel
建议特别重要。本文档还帮助在设计过
程的早期阶段规划FPGA和系统,这关于能否成功地满足设计要求至关重要。请使用本应用笔录中
的“设计检查表”来考据能否已依据相应的指南。
注意:
本应用笔录并无涵盖所有的
Arria10器件的详细信息和特征。关于
Arria10器件和特征的详细
信息,请参照"IntelArria10
器件设计手册"。
本资料参照了Arria10
器件系统结构以及在设计中可能用到的
Quartus?Prime软件和第三方工
具的各方面知识。本文档供应的指南可以提升生产效率,防范常有的设计圈套。
表1.
设计流程阶段的大纲和指南主题
设计流程阶段
指导
系统规范
规划设计规范,IP选择
器件选择
器件信息、确立器件种类和密集度、封装形式、迁徙、HardCopyASIC
、速度等级
早期系统和电路板规划
早期功耗评估、散热管理选项、配置方案规划、片上浮试规划
电路板设计的管脚连接考虑要素
上电、电源管脚、PLL连接、去耦电容、配置管脚、信号完好性、板级考据
I/O与时钟规划
管脚分配、早期管脚规划、I/O特征和连接、储存器接口、时钟和
PLL选择、同步开关噪声
(SSN)
设计进口
编码风格和设计建议、SOPCBuilder、分层或基于团队的设计规划
设计实现、分析、优化和考据
综合工具、器件利用率、信息、时序拘束和分析、地域和时序优化、编译时间、考据、功耗分
析和优化
,theIntellogo,Altera,Arria,Cyclone,Enpirion,MAX,Nios,Quartus
andStratix
wordsand
logosare
trademarks
ofIntelCorporation
orits
subsidiaries
in
.
and/or
other
countries.
Intel
warrants
performance
of
itsFPGA
and
semiconductor
products
to
current
specifications
in
accordancewithIntel'sstandardwarranty,butreservestherighttomakechangestoanyproductsandservices

information,
product,
or
service
described
herein
except
asexpressly
agreed
to
in
writing
by
Intel.
Intel
customers
are
advised
to
obtain
the
latest
version
ofdevice
specifications
before
relying
onanypublished
informationandbeforeplacingordersforproductsorservices.
*Othernamesandbrandsmaybeclaimedasthepropertyofothers.

ISO
9001:2008
Registered
1AN738:Intel?Arria?10器件设计指南

早期HDL开发
使用AvalonBus开始
SOPCBuilder/HDL设计
时钟和PLL选择
NiosII
动向重配置
设计实现
时序拘束和分析
仿真

开始
系统规范
设计规范
IP选择
器件选择
HDL和电路板开发考量
早期系统和电路板规划
配置
功耗
调试能力
热办理
信号完好性
去耦
I/O特征和管脚连接
布局
储存器接口
设计考据
Loremipsum
结束
相关链接
Arria10内核架构和通用I/O手册
供应了关于Arria10器件和特征的详细信息。

在包含Arria10器件的系统中,FPGA平常对整个系统起着很大的作用,并影响系统设计的其余部
分。在设计过程开始时,为系统和FPGA成立详细的设计规范并确立系统其余部分的FPGA输入输
出接口特别重要。
AN738:Intel?Arria?10器件设计指南
5
1AN738:Intel?Arria?10器件设计指南
设计规范
表2.
设计规范检查表
编号
能否完成?
检查表项目
1
必需时创办详细的设计规范和测试计划。
2
在早期阶段利用结构图规划时钟域、时钟资源和
I/O接口。
在进行逻辑设计或完成系统设计前,经过进行以下操作来成立详细的设计规范对系统进行定义:
为FPGA指定I/O接口
鉴别不一样的时钟域
包含一个基本设计功能的结构图
包含知识产权(IP)模块
注意:尽管多用些时间成立这些规范能提升设计效率,但此阶段常常被FPGA设计人员忽视。
创办功能考据/测试计划
考虑一个通用的设计目录结构
成立功能考据计划以保证团队知道如何考据系统。在此阶段成立测试计划还可帮助保证设计的可测
试性设计和可制造性。比方,能否要经过执行自我测试(BIST)功能来驱动接口?假如是,可使用FPGA器件内部的Nios?办理器的UART接口。可能需要使用该功能来考据所有设计接口。
假若有多个设计人员参加您的设计,那么可考虑使用通用的设计目录结构。

选择
表3.
IP选择检查表
编号
能否完成?
检查表项目
1
选择对系统设计特别是I/O接口有效的IP。
2
假如计划对IP使用OpenCorePlus
受限模式,应保证电路板设计支持此工作模式。
Intel及其第三方IP合作伙伴供应多种针对
Intel器件进行了优化的现成IP内核。可以在设计中轻
松地实现这些参数化IP模块,减少系统实现和考据时间,从而专注于创办更大的专属价值。
IP选择常常会影响系统设计,特别是当
FPGA与系统其余器件连接时。考虑系统设计中哪些
I/O接
口或模块可以使用IP内核实现,并计划在
FPGA设计中加入这些内核。
好多IP内核供应的OpenCorePlus
特征可以用来对FPGA编程,以便在购买IP同意前在硬件中
进行设计考据。此评估支持非受限模式,可在此模式下,设计可以运转有限的时间或以受限模式运
行。受限模式要求在硬件评估时期,电路板
JTAG端口和运转QuartusPrimeProgrammer
的计
算机主机之间用一条Intel串行JTAG电缆连接。
相关链接
供应可用IP内核的详细信息
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1AN738:Intel?Arria?10器件设计指南

表4.
Qsys检查表
编号
能否完成?
检查表项目
1
在系统和办理器设计中使用Qsys。
Qsys是一种系统集成工具,
是QuartusPrime
软件的一部分。Qsys在高级抽象下捕捉系统级别
硬件设计,并自动执行定义和集成定制的硬件描述语言
(HDL)组件的任务。这些组件包含
IP内核、
考据IP和其余设计模块。Qsys将定制组件与Intel
和第三方IP组件一起封装和集成,以便于设计
重用。Qsys从指定的高级连接中自动创办互联逻辑,因此无需编写
HDL来指定系统级连接,此类
任务既简单出错并且很耗时。
假如使用标准接口来设计定制组件,那么
Qsys的功能会更加强盛。经过使用标准接口,组件能与
Qsys库中的组件进行互操作。其余,可以利用总线功能模型
(BFM)、监察器和其余考据
IP来考据
设计。
相关链接
QuartusPrime
手册
供应关于
Qsys的详细信息

本节介绍Arria10
设计过程的第一步—选择最适合设计要求的器件系列种类、器件密集度、特征、
封装和速度等级。
表5.
器件种类检查表
编号
能否完成?
检查表项目
1
依据收发器、I/O管脚数目、LVDS通道、封装种类、逻辑/储存器/乘法器密度、PLL、时钟布线和速度等级
对器件进行选择。
相关链接
Arria10器件归纳
供应相关每个器件密集度中可用特征的更多信息,包含逻辑、储存器模块、乘法器和锁相环
(PLL)
器件系列种类和高速收发器
Arria10器件系列当前包含三个种类,均经过优化以满足不一样的应用需求。
表6.
器件种类和应用
器件种类
收发器速度
应用
GX

用于短距离应用和驱动



背板
GT

用于芯片对芯片和芯片对模块应用,比方连接
CFP2和CFP4光学模
块。
SXSoC

集成基于ARM*的HPS和FPGA,
背板。
AN738:Intel?Arria?10器件设计指南
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1AN738:Intel?Arria?10器件设计指南
相关链接
Arria10
器件归纳
供应关于器件系列种类的详细信息
逻辑、储存器和乘法器密集度
表7.
逻辑、储存器和乘法器密集度检查表
编号
能否完成?
检查表项目
1
保留器件资源,以用于未来的开发和调试。
Arria10
供应各种密集度以供应不一样数目的器件逻辑资源,包含储存器、乘法器和自适应逻辑模块
(ALM)逻辑单元。确立所需的逻辑密集度是设计规划过程中一项拥有挑战性的工作。尽管逻辑资源许多的器件可以实现更大规模、可能更复杂的设计,但一般成本较高。而较小器件的静态功耗利用率较低。Arria10器件支持垂直移植,拥有很高的灵巧性。
好多下一代设计采纳当前设计作为起点。假若有以Intel器件作为目标的其余设计,可以使用它们的资源利用率对新设计进行估量。经过分析资源利用率可以发现何种器件密集度适合设计使用。应试
QuartusPrime软件使用的编码风格、器件系统结构和优化选项能否能对设计资源利用率和时序性能带来较大影响。
假如要在设计周期后期增加更多逻辑、升级或扩展设计,可选择能满足设计要求并拥有必定安全裕量的器件。还可能在器件中留出额外的空间,以方便为增量式设计或团队式设计创办设计平面图。需要考虑预留调试资源。
、LVDS通道和封装种类
Arria10器件采纳节约空间的
FineLineBGA
封装,并供应各种
I/O管脚数(288至768个I/O
管
脚之间)。确立应用所需的
I/O
管脚数,并考虑设计与其余系统模块的接口要求。
较高密集度和封装管脚数能为不一样的信号供应更多全双工
LVDS通道;保证器件密集度与封装的中
组合包含足够的LVDS通道。其余要素也可能影响设计所需的
I/O
管脚数,包含同步开关噪声
(SSN)、管脚布局指南、用作专用输入的管脚、各
I/OBank
能否拥有I/O标准、I/O标准之间的
差异、I/OBank行和列的速度以及封装移植选项。关于选择管脚地址的详细信息,请参照“电路板
设计的管脚连接考量”和
"I/O
和时钟规划"。
可以在QuartusPrime
软件中编译任何现有设计来确立使用多少个
I/O管脚。还应试虑预留调试
用的I/O管脚,详见“片上浮试的规划”。

PLL为器件时钟管理、外面系统时钟管理和高速I/O接口供应靠谱的时钟管理和综合。
Arria10器件系列包含以下PLL:
?Fra