文档介绍：STE-3A 数字电路实验—11

实验十一 JK、D触发器实验

1. 掌握JK、D触发器的逻辑功能。
2. 熟悉TTL JK、D触发器功能的测试方法。

触发器是一个具有记忆功能的二进制信息存储器件,是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态,即"0"和"1",在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。
主从JK触发器的逻辑图和符号如图11-1所示,它由两级RS触发器组成,前级为主触发器,后级为从触发器,并将后级输入反馈到前级输入,以消除不确定状态。在两级时钟输入端之间接一个非门,其作用是使主、从触发器的时钟脉冲极性相反。CP为时钟脉冲输入端,J、K为控制输入端。主触发器有两个S端,一个接从触发器Q,一个就是J输入端,两个S端是“与”关系,这个与门的输出就是前级同步RS触发器的S1输入端,R端也有两个,一个接从触发器Q,一个就是K输入,两个R端也是“与”关系,它的输出就是前级同步RS触发器的R1输入端,即S1=JQ,R1=KQ。在从触发器中,也可引出其异步输入端SD和RD(图11-1中未画出)。主从JK触发器的真值表如表11-1所示。

(a)逻辑图(b)逻辑符号
图11-1
表11-1
J
K
Qn+1
0
1
1(置0)
1
0
1(置1)
0
0
Qn(不变)
1
1
Qn(计数)
D触发器的状态方程为:Qn+1=D。其状态的更新发生在CP脉冲的边沿,触发器的状态只取决于时针到来前D端的状态。D触发器应用很广,可用做数字信号的寄存,移位寄存,分频和波形发生器等,其逻辑符号如
图11-2:
图11-2

名称数量型号
适配器 1只 SD128
四位输入器 1只 SD101
4非门 1只 SD123
JK触发器 2只 SD119
电源 1只 5V
实验板 1块 5孔
电子导线若干

1. 按图11-3连接线路,用手控方式输入时钟脉冲,按表11-2在J、K端输入不同数据,观察、的变化情况,将实验结果填入表中。
图11-3
表11-2
顺序
J
K
1
2
3
4
2. 为观察JK触发器后治触发的功能,将四只JK触发器按图11-4接线,构成一只异步四位计数器,用手控方式依次输入0-15时