半导体器件的制作方法.docx

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专利名称:半导体器件的制作方法
本披露涉及半导体器件。一种半导体器件可以包括多层互连板,该多层互连板以堆叠关系具有下部导电层、电介质层以及上部导电层。该电介质层可以具有形成的凹陷,该凹陷具有底部以及从该底部向上延伸的倾斜侧壁。该上部导电层可以包括跨该倾斜侧壁延伸的多条上部导电迹线,并且该下部导电层可以包括多条下部导电迹线。该半导体器件可以包括在该下部导电层与该上部导电层之间延伸的多个过孔、在该凹陷中由该多层互连板承载的IC、将该多条上部导电迹线耦接至该IC的多条键合接线以及与该IC相邻并与该多层互连板的多个部分相邻的包封材料。
【专利说明】
半导体器件
技术领域
[0001]本披露涉及电子器件领域,并且更具体地涉及半导体器件。
【背景技术】
[0002]在具有集成电路(IC)的电子器件中,IC通常安装到电路板上。为了电耦接在电路板和IC之间的连接,通常对IC进行“封装”。IC封装通常提供用于物理地保护IC的小型封套并且提供用于耦接至电路板的接触焊盘。在一些应用中,经封装的
IC可以经由焊料凸块耦接到电路板。
[0003]—种IC封装方法包括经封装的有机层压衬底器件。参照图1,现在描述一种典型的半导体器件100。该半导体器件100包括第一掩模层104和第二掩模层105、在第一掩模层与第二掩模层之间的核心层106以及由核心层承载的多个触点107a-107d。该半导体器件100包括同样由核心层106承载的多个接触焊盘108a-108b、IC103、在IC与第一掩模层104之间的粘合层109以及耦接这些接触焊盘和IC的多条键合接线102a-102b。该半导体器件100包括在IC103和第一掩模层104之上的包封材料101。
[0004]现在参照图2,现在描述另一种典型的半导体器件200。该半导体器件200包括掩模层204以及在该掩模层之下的核心层206。核心层206和掩模层204限定凹陷。该半导体器件200包括同样由核心层206承载的多个接触焊盘208a-208b、在凹陷中的IC203以及耦接这些接触焊盘和IC的多条键合接线202a-202b。该半导体器件200包括在IC203和掩模层204之上的包封材料201以及在掩模层204上的多个球栅阵列触点209a-209b。
【实用新型内容】
[0005]本披露的实施例旨在提供在一个或多个方面(例如,器件尺寸,可靠性等)比上述经封装的半导体器件更优的半导体器件。
[0006]通常而言,一种半导体器件可以包括多层互连板,该多层互连板以堆叠关系包括下部导电层、至少一个电介质层以及上部导电层。该至少一个电介质层可以具有在其中形成的凹陷,该凹陷具有底部以及从底部向上延伸的倾斜侧壁,并且上部导电层可以具有跨倾斜侧壁延伸的多条上部导电迹线。下部导电层可以包括多条下部导电迹线。半导体器件可以包括在下部导电层与上部导电层之间延伸的多个过孔、在凹陷中由多层互连板承载的至少一个1C、将该多条上部导电迹线耦接至该至少一个IC的多条键合接线以及与该至少一个IC相邻并与多层互连板的多个部分相邻的包封材料。
[0007]具体地,该多条上部导电迹线可以各自在其中具有一对相邻的弯头以由此与倾斜侧壁共形。多层互连板可以包括与下部导电层相邻的下部电介质掩模层以及与上部导电层相邻的上部电介质掩模层。下部电介质掩模层可以限定多个下部开口,并且下部导电层可以包括多个触点,这些触点耦接至该多条下部导电迹线并且通过该多个下部开口是可达的。同样,上部电介质掩模层可以限定多个上部开口,并且上部导电层可以包括多个接触焊盘,这些接触焊盘耦接至该多条上部导电迹线并且通过该多个上部开口是可达的。
[0008]在一些实施例中,该至少一个电介质层可以包括键合在一起的上部和下部电介质层。上部电介质层可以是在其中具有限定凹陷的开口的环形形状。例如,倾斜侧壁可以具有在
30度至60度范围内的倾斜角度。该至少一个IC可以包括在其上表面上耦接于该多条上部导电迹线中的对应导电迹线的多个键合焊盘。
[0009]根据一些实施例,一种半导体器件,包括:多层互连板,多层互连板以堆叠关系包括下部电介质掩模层,下部导电层,至少一介质层,上部导电层,以及上部电介质掩模层;至少一个电介质层具有在其中形成的凹陷,凹陷具有底部以及从底部向上延伸的倾斜侧壁,多条上部导电迹线各自在其中具有一对相邻的弯头以由此与倾斜侧壁共形;上部导电层包括跨倾斜侧壁延伸的多条上部导电迹线;下部导电层包括多条下部导电迹线;多个过孔,多个过孔在下部导电层与上部导电层之间延伸;至少一个集成电路,至少一个集成电路在凹陷中由多层互连板承载;多条键合接线,多条键合接线将多条上部导电迹线耦接至至少一个集成电路;以及包封材料,包封材料与至少一个集成电路相邻并且与多层互连板的多个部分相邻。
[0010]在一些实施例中,下部电介质掩模层限定多个下部开口;并且其中,下部导电层包括多个触点,多个触点耦接至多条下部导电迹线并且通过多个下部开口是可达的。
[0011]在一些实施例中,上部电介质掩模层限定多个上部开口;并且其中,上部导电层包括多个接触焊盘,多个接触焊盘耦接至多条下部导电迹线并且通过多个上部开口是可达的。
[0012]在一些实施例中,至少一个电介质层包括键合在一起的上部和下部电介质层。
[0013]在一些实施例中,上部电介质层是在其中具有限定凹陷的开口的环形形状。
[0014]在一些实施例中,倾斜侧壁具有在30度至60度范围内的倾斜角度。
[0015]本披露的实施例所提供的半导体器件可以具有减小的总体厚度和剖面高度。这使得半导体器件可用于空间受限的应用中,如移动设备。同样,半导体器件减小了粘合层从IC之下流出并损坏多条键合接线的风险。
【附图说明】
[0016]图1是根据现有技术的半导体器件的示意性横截面视图。
[0017]图2是根据现有技术的另一个半导体器件的示意性横截面视图。
[0018]图3A是根据本披露的半导体器件的示意性横截面视图。
[0019]图3B是图3A中的半导体器件的一部分的示意性***图。
[0020]图4A至图4G是图3A的半导体器件在制造过程中的示意性横截面视图。
【具体实施方式】
[0021]现在将在下文中参照附图更全面描述本披露,其中附图示出了本披露的若干实施例。然而本披露可以以许多不同的形式来实施,并且不应当被解释为限于在此所陈述的实施例。相反,提供这些实施例以使得本披露将是全面和完整的,并且将向本领域技术人员完全传达本披露的范围。贯穿全文相同的数字是指相同的元件。
[0022]现在参照图3A至图3B,描述了根据本披露的半导体器件10。半导体器件10示意性地包括多层互连板27,该多层互连板以堆叠关系包括下部电介质掩模层15、下部导电层(例如,铜、铝)29a-29b、键合在一起的上部和下部电介质层22、16、上部导电层(例如,铜、铝)28a-28b、以及与上部导电层相邻的上部电介质掩模层14。在一些实施例中,上部和下部电介质层22、16可以包括单一电介质层。上部和下部电介质层22、16可以包括多个预浸渍的(半固化片)电路板层。
[0023]上部和下部电介质层22、16具有在其中形成的凹陷26,该凹陷具有底部和从底部向上延伸的倾斜侧壁25a-25b。例如,倾斜侧壁25a-25b可以具有在30度至60度范围内的倾斜角度。上部电介质层22示意性地是在其中具有限定凹陷26的开口或内缘的环形形状。开口可以是长方形形状或正方形形状。
[0024]上部导电层28a_28b具有跨倾斜侧壁25a_25b延伸的多条上部导电迹线23a_23b以及耦接至该多条上部导电迹线的多个接触焊盘18a-18b。具体地,该多条上部导电迹线23a-23b各自在其中具有一对相邻的弯头以由此与倾斜侧壁25a-25b共形。换言之,该多条上部导电迹线23a-23b沿倾斜侧壁25a-25b竖直地倾斜。
[0025]下部导电层29a_29b包括多条下部导电迹线24a_24b以及耦接至该多条下部导电迹线的多个触点17a-17d(例如,所展示的平面栅格阵列触点或球栅阵列触点)。半导体器件10包括在下部导电层29a-29b与上部导电层28a-28b之间延伸的多个过孔(例如,铜、铝)21a_21bο
[0026]下部电介质掩模层15限定多个下部开口,并且该多个触点17a_17d通过该多个下部开口是可达的。同样,上部电介质掩模层14限定多个上部开口,并且该多个接触焊盘18a-18b通过该多个上部开口是可达的。
[0027]半导体器件10示意性地包括在凹陷26中由多层互连板27承载的IC13(例如,片上系统、处理器、存储器)以及在IC与多层互连板之间的粘合层ILIC13可以包括在其上表面上耦接于该多条上部导电迹线23a-23b中的对应导电迹线的多个键合焊盘30a-30b。在一些实施例中,IC13可以包括其中的多个键合焊盘。
[0028]半导体器件10示意性地包括将该多条上部导电迹线
23a_23b耦接于IC13的多条键合接线(例如,金)12a-12b。半导体器件10示意性地包括与IC13相邻并与多层互连板27的多个部分相邻的包封材料11。
[0029]现在参照图4A至图4G,另一个方面涉及一种用于制造半导体器件10的方法。该方法可以包括形成多层互连板27,该多层互连板以堆叠关系包括下部导电层29a-29b、上部和下部电介质层22、16以及上部导电层28a-28b。上部和下部电介质层22、16可以具有在其中形成的凹陷26,该凹陷具有底部和从底部向上延伸的倾斜侧壁25a-25b。上部导电层28a-28b可以具有跨倾斜侧壁25a-25b延伸的多条上部导电迹线23a-23b,并且下部导电层29a-29b可以包括多条下部导电迹线24a-24b。该方法可以包括形成在下部导电层29a-29b与上部导电层28a-28b之间延伸的多个过孔21a-21b、耦接在多层互连板27的凹陷26中的IC13、将多条键合接线12a-12b耦接于多条上部导电迹线23a-23b与IC之间、并且形成与IC相邻且与多层互连板的多个部分相邻的包封材料11。
[0030]具体地,在图4B中,使用半固化片层压工艺使上部电介质层22与下部电介质层16键合在一起。例如,在图4C中,上部电介质层22是使用激光烧蚀或化学蚀刻形成的,而在图4D中,过孔21a-21b的开口是使用机械的或基于激光的钻孔工艺形成的。在图4E中,在键合在一起的上部和下部电介质层
22、16上形成薄导电层,并且然后执行选择性蚀刻。在图4F中,现在将导电材料选择性地镀在之前的薄层上。在图4G中,形成上部电介质掩模层14和下部电介质掩模层15,并且执行镍金电镀步骤。
[0031]有利地,半导体器件10可以提供优于图1和图2的现有技术方法的若干益处。具体地,半导体器件10具有减小的总体厚度和剖面高度。这使得半导体器件10可用于空间受限的应用中,如移动设备。同样,半导体器件10减小了粘合层19从IC13之下流出并损坏该多条键合接线12a-12b的风险(例如,参见图1)。此外,对比于图2中的现有方法,半导体器件10提供了设计灵活性,其中,迹线布线在凹陷26上(S卩,上部导电迹线23a-23b可以在凹陷中进行布线)并且使得IC13与该多条键合接线12a-l2b之间的间隔更小。
[0032]得益于在前述说明和相关联附图中呈现的教导,本领域技术人员将想到本披露的许多修改和其他实施例。因此,应该理解的是,本披露并不限于所披露的特定实施例,并且修改和实施例旨在包括于所附权利要求书的范围内。
【主权项】
,其特征在于,所述半导体器件包括:多层互连板,所述多层互连板以堆叠关系包括下部导电层、至少一个电介质层以及上部导电层;所述至少一个电介质层具有在其中形成的
凹陷,所述凹陷具有底部以及从所述底部向上延伸的倾斜侧壁;所述上部导电层包括跨所述倾斜侧壁延伸的多条上部导电迹线;所述下部导电层包括多条下部导电迹线;多个过孔,所述多个过孔在所述下部导电层与所述上部导电层之间延伸;至少一个集成电路,所述至少一个集成电路在所述凹陷中由所述多层互连板承载;多条键合接线,所述多条键合接线将所述多条上部导电迹线耦接至所述至少一个集成电路;以及包封材料,所述包封材料与所述至少一个集成电路相邻并且与所述多层互连板的多个部分相邻。,其特征在于,所述多条上部导电迹线各自在其中具有一对相邻的弯头以由此与所述倾斜侧壁共形。,其特征在于,所述多层互连板包括与所述下部导电层相邻的下部电介质掩模层以及与所述上部导电层相邻的上部电介质掩模层。,其特征在于,所述下部电介质掩模层限定多个下部开口;并且其中,所述下部导电层包括多个触点,所述多个触点耦接至所述多条下部导电迹线并且通过所述多个下部开口是可达的。,其特征在于,所述上部电介质掩模层限定多个上部开口;并且其中,所述上部导电层包括多个接触焊盘,所述多个接触焊盘耦接至所述多条下部导电迹线并且通过所述多个上部开口是可达的。,其特征在于,所述至少一个电介质层包括键合在一起的上部和下部电介质层。