文档介绍：实验三数控分频器设计
【实验目的】
设计实现一个根据不同的输入,将时钟信号进行分频
掌握分频计数器类型模块的Verilog描述方法;
学习设计仿真工具的使用方法;
学习层次化设计方法;
【实验内容】
语言设计带计数允许和复位输入的数控分频器。
编制仿真测试文件,并进行功能仿真。
下载并验证分频器功能
【实验原理】
分频就是根据输入的数字,对一段时钟周期进行分频,通过分频可以更清楚地看到输入与输出之间的关系,从而了解程序。当用户设置好输入变量时,输出也就随之的改变。
【程序源代码】(加注释)
module CONTROL(clk,din,Q,fout,pfull); //分频器的主模块
input[7:0]din; //输入为七位的网线型变量
input clk;
output fout,pfull;output[7:0]Q;
reg[7:0]Q; //中间变量,Q为计数值
reg fout,full,pfull; //中间变量
always@(posedge clk) //次过程块完成中间变量Q的赋值与full的赋值
begin
if(Q==din)
begin
Q=0;full=1; //如果Q=d,则Q重新置零,full等于1,表示以计满一次
end
else begin
Q=Q+1;full=0;
end
pfull=full; //对pfull赋值
end
always@(posedge pfull) // 此块语句完成对fout的赋值,以pfull为时钟周期
fout=~fout;
endmodule

【仿真和测试结果】
根据此图可以看出,此电路为时序电路,CLK为时钟脉冲,周期为1s,d为输入,fout为输出,当计数满足输入的数值时,取反一次,即高低电平变换一次;pfull相当于进位脉冲,当输入满足输出时,就产生一个进位,而pfull持续一个周期就变换为低电平。
【实验心得和体会】
通过本次实验,进一步熟悉并加深了对Verilog语言的认识,初步运用并熟悉了整个程序及操作,加深对数控分配器的理解。