文档介绍：复杂数字电路设计实验报告——:、任务和要求:设计—个可容纳四组参赛的数字式抢答器,每组设一个按钮供抢答者使用。抢答器具有第一信号鉴别和锁存功能,使除第一抢答者外的按钮不起作用;设置一个主持人“复位”按钮,主持人复位后,开始抡答,第一信号鉴别锁存电路得到信号后,用指示灯显示抡答组别,扬声器发出2—3s的音响。设置犯规电路,对提前抢答和超时答题(例如3min)的组别鸣笛示警,并由组别显示电路显示出犯规组别。设置一个计分电路,每组开始预置10分,由主持人记分,答对一次加1分,答错一次减1分。;本试验系统分为第一信号鉴别、锁存模块、答题计时电路模块、计分电路模块和扫描显示模块四部分。第—信号鉴别锁存模块的关键是准确判断出第一枪答者并将其锁存,在得到第一信号后,将输入端封锁,使其他组的抢答信号无效,可以用触发器或锁存器实现。设置抢答按钮K1、K2、K3、K4,主持人复位信号reset,扬声器驱动信号out。Reset=0时,第—信号鉴别、锁存电路、答题计时电路复位,在此状态下,若有枪答按钮按下,鸣笛示警并显示犯规组别;reset=1时,开始枪答,由第—信号鉴别锁存电路形成第一枪答信号,进行组别显示,控制扬声器发出音响,并启动答题计时电路,若计时时间到,主持人复位信号还没有按下则由扬声器发出犯规示警声。计分电路是一个相对独立的模块,采用十进制加/减计数器、数码管数码扫描显示,设置复位信号reset1、加分信号up、减分信号down,reset1=0时,所有得分回到起始分(10分),且加分、减分信号无效;reset1=1时,由第一信号鉴别、锁存电路的输出信号选择进行加减分的组别,每按一次up,第一抢答组加—分;每按—次down,第一抢答组减一分。硬件系统示意图如下图所示:;抢答器模块框图抢答器具有第一信号鉴别和锁存功能,使除第一抢答者外的按钮不起作用;主持人“复位”按钮,主持人复位后,开始抡答,第一信号鉴别锁存电路得到信号后,用指示灯显示抡答组别,扬声器发出2—3s的音响。犯规电路,对提前抢答和超时答题(例如3min)的组别鸣笛示警,并由组别显示电路显示出犯规组别。计分电路对每组开始预置10分,由主持人记分,答对一次加1分,答错一次减1分。扫描显示模块用于实时显示各组选手的得分。."clk"LOC="C9"|IOSTANDARD=lvcmos33;"up"LOC="L14"|IOSTANDARD=lvttl|PULLUP;"down"LOC="L13"|IOSTANDARD=lvttl|PULLUP;"K1"LOC="H13"|IOSTANDARD=lvttl|PULLDOWN;"K2"LOC="V4"|IOSTANDARD=lvttl|PULLDOWN;"K3"LOC="D18"|IOSTANDARD=lvttl|PULLDOWN;"K4"LOC="K17"|IOSTANDARD=lvttl|PULLDOWN;"outalarm"LOC="F9"|IOSTANDARD=lvttl|SLEW=slow|DRIVE=8;"reset"LOC="N17"|IOSTANDARD=lvttl|PULLUP;"resetl"LOC="H18"|IOSTANDARD=lvttl|PULLUP;"LCD_RS"LOC="L18"|IOSTANDARD=LVCMOS33|DRIVE=4|SLEW="LCD_RW"LOC="L17"|IOSTANDARD=LVCMOS33|DRIVE=4|SLEW="LCD_EN"LOC="M18"|IOSTANDARD=LVCMOS33|DRIVE=4|SLEW="data<3>"LOC="M15"|IOSTANDARD=LVCMOS33|DRIVE=4|SLEW="data<2>"LOC="P17"|IOSTANDARD=LVCMOS33|DRIVE=4|SLEW="data<1>"LOC="R16"|IOSTANDARD=LVCMOS33|DRIVE=4|SLEW="data<0>"LOC="R15"|IOSTANDARD=LVCMOS33|DRIVE=4|SLEW=SLOW;:;(第一信号鉴别及锁存模块):entityjustifyisPort(K1:inSTD_LOGIC;K2:inSTD_LOGIC;K3:inSTD_LOGIC;K4:inSTD_LOGIC;reset:inSTD_LOGIC;--不弹起的开关 clr:inSTD_LOGIC;output:bufferSTD_LO