帧同步实验报告.doc

文档介绍：帧同步实验报告篇一:帧同步信号恢复实验报告实验八帧同步信号恢复实验一、。。、漏同步、捕捉态、维持态概念。二、。。。三、基本原理(A)原理说明一、(连贯插入)在一帧开始的n位集中插入n比特帧同步码,PDH中的A律PCM基群、二次群、三次、四次群,μ律PCM二次群、三次群、四次群以及SDH中各个等级的同步传输模块都采用集中插入式。(间隔插入式)n比特帧同步码分散地插入到n帧内,每帧插入1比持,μ律PCM基群及△M系统采用分散插入式。分散插入式无国际标准,集中插入式有国际标准。帧同步码出现的周期为帧周期的整数信,即在每N帧(N≥1)的相同位置插入帧同步码。(1)假同步概率小(2)有尖锐的自相关特性,以减小漏同步概率如A律PCM基群的帧同步码为001101,设“1”对应正电平1,“0”码对应负电平-1,则此帧同步码的自相关特性如下图所示R(j)3-1-4-3-5-57-10-1-534-53j-1二、帧同步码识别介绍常用的集中插入帧同步码的识别方法。设帧同码为0011011,当帧同步码全部进入移位寄存器时它的7个输出端全为高电平,相加器3个输u0L出端全为高电平,表示ui=1+2+4=7。门限L由3个输入电平决定,它们的权值分别为1,2,4。移位寄存器i比较器的功能为uo??据此可得以下波形:0,u?Li??1,u?LPCM码流u0三、识别器性能设误码率为Pe,n帧码位,L=n-m,(即允许帧同步码错m位),求漏识别概率P1和假识别概率P2以及同步识别时间ts。??Pe(1?Pe)n??,故??0mP1?1?(n?P?(1?p)??ee?0mn??,m=0时P1?nPe门限L越低,Pe越小,则漏识别概率越小。?2?nC????0mnm?0时P2?2?n门限越高,帧码位数越多,则假识别概率越小。=P2=0时,ts=NTs,N为一个同步帧中码元位数,Ts为码元宽度一个同步帧中产生一个假识别信号概率为(N?n)P2?NP2,故当P1≠0、P2≠0时ts?(1?P1?NP2)NTs分散插入帧同步码的同步识别时间为ts?N2Ts可见集中插入式同步识别时间远小于分散插入式的同步识别时间。四、同步保护无同步保护时,同步系统的漏同步概率PL等于识别器漏识别概率P1,假同步概率Pj等于识别器的假识别概率平P2。由上述分析可见。当信道误码率一定时,增大帧码长度、降低门限可减少漏同步概率,同时使假同步概率也足够低,但帧码太长,将降低有效信息的传输速度,是不允许的。这一矛盾可用同步保护电路解决。,连续?个同步帧时间内识别器有输出时,同步系统进入同步状态,输出帧同步信号。此措施可减小假同步概率。也可以在采取此措施的同时提高门限电平以进一步减小假同步概率。,连续β个同步帧时间内识别器检测不到帧同步码,则系统回到捕捉态。此措施可以减小漏同步(假失步)概率。也可以在采取此措施的同时降低限电平,以进一步减小漏同步概率。,同步帧长为N比持,同步周期为TF秒,则?PL?(nPe)Pj?N?2?n?(1??)N(1??)nPe?]??TF22同步建立时间tp?[1?(B)电路原理在时分复用通信系统中,为了正确地传输信息,必须在信息码流中插入一定数量的帧同步码,可以集中插入、也可以分散插入。本实验系统中帧同步码为7位巴克码,集中插入到每帧的第2至第8个码元位置上。帧同步模块的原理框图及电原理图分别如图8-1、图8-2所示。本模块有以下测试点及输入输出点:?NRZ-IN数字基带信号输入点?BS-IN位同步信号输入点?GAL巴克码识别器输出信号测试点?÷2424分频器输出信号测试点?TH判决门限电平测试点?FS-OUT帧同步信号输出点/测试点图8-1中各单元与图8-2中元器件的对应关系如下:?÷24分频器计数器;?移位寄存器四位移位寄存器?相加器可编程逻辑器件?判决器可编程逻辑器件?单稳?与门1?与门2?与门3?与门4?或门?÷3分频器?触发器单稳态触发器与门与门与门与门或门计数器JK触发器图8-1帧同步模块原理框图从总体上看,本模块可分为巴克码识别器及同步保护两部分。巴克码识别器包括移位寄存器、相加器和判决器,图8-1中的其余部分完成同步保护功能。