数字系统设计-典型数字系统的设计.ppt

文档介绍：数字系统概述
第四章典型数字系统的设计
数据处理器由寄存器和组合电路组成。寄存器和组合电路组成的数据处理器实现对数据的加工和处理。
控制器决定数据处理器的操作和操作序列。控制器决定操作步骤,可以记忆当前操作步骤,也可以确定下一操作步骤,因此控制器中包含存储器,用来记忆操作步骤,及时根据外部输入和数据处理器的状态信息来确定下一个操作步骤。
数码管动态显示扫描电路原理及设计
数码管动态显示扫描电路原理
采用VHDL描述的动态显示扫描电路
ENTITY top IS
PORT( clk : IN STD_LOGIC;
x0,x1,x2,x3,x4,x5,x6,x7 : IN STD_LOGIC_VECTOR(3 downto 0);
segment : OUT STD_LOGIC_VECTOR(6 downto 0);
y : OUT STD_LOGIC_VECTOR(7 downto 0));
END top;
ARCHITECTURE behavioral OF top IS
signal temp:STD_LOGIC_VECTOR(2 downto 0);
signal muxout:STD_LOGIC_VECTOR(3 downto 0);
signal decout:STD_LOGIC_VECTOR(7 downto 0);
COMPONENT t7_seg IS --七段显示译码器元件说明
PORT ( hex : IN STD_LOGIC_VECTOR(3 downto 0);
segment : OUT STD_LOGIC_VECTOR(6 downto 0));
PONENT ;
COMPONENT mux32_4 IS --32选4数据选择器元件说明
PORT ( x0,x1,x2,x3,x4,x5,x6,x7 : IN STD_LOGIC_VECTOR(3 downto 0);
sel : IN STD_LOGIC_VECTOR(2 downto 0);
mux_out : OUT STD_LOGIC_VECTOR(3 downto 0));
PONENT ;
COMPONENT decoder138 IS --3-8译码器元件说明
PORT ( a : IN STD_LOGIC;
b : IN STD_LOGIC;
c : IN STD_LOGIC;
sel : OUT STD_LOGIC_VECTOR(7 downto 0));
PONENT ;
COMPONENT counter IS --3位二进制计数器元件说明
PORT ( clk : IN STD_LOGIC;
q : INOUT STD_LOGIC_VECTOR(2 downto 0));
PONENT ;
BEGIN
u0:counter PORT MAP(clk,temp); --元件例化
u1:decoder138 PORT MAP(temp(0),temp(1),temp(2),y); --元件例化
u2:mux32_4 PORT MAP( x0,x1,x2,x3,x4,x5,x6,x7,temp,muxout); --元件例化
u3:t7_seg PORT MAP(muxout,segment); --元件例化
END behavioral;
4 .3 乘法器的原理及设计
乘法器的一般计算过程如下:
1
1
0
1
←被乘数
1
0
1
1
←乘数
1
1
0
1
←位积
1
1
0
1
←位积
0
0
0
0
←位积
1
1
0
1
←位积
1
0
0
0
1
1
1
1
←积
乘法器的运算原理框图
采用VHDL描述的乘法器
ENTITY multiplier IS
PORT ( a : IN STD_LOGIC_VECTOR(3 downto 0); --a 表示被乘数
b : IN STD_LOGIC_VECTOR(3 downto 0); --b 表示乘数
clk, load : IN STD_LOGIC;
p : OUT STD_LOGIC_VECTOR(7 downto 0)); --a和b的乘积
END multiplier;
ARCHITECTURE Behavioral OF multiplier IS
signal at,pp: STD_LOGIC_VECTOR(7 downto 0);
signal bt: STD_LOGIC_VECTOR(3 downto 0);
signal state: STD_LO