文档介绍：西安电子科技大学
硕士学位论文
PHY时钟恢复锁相环频率综合器的分析与设计
姓名:谭润钦
申请学位级别:硕士
专业:微电子学与固体电子学
指导教师:郝跃
20050101
摘要
摘要

在研究大量有关锁相环时钟电路资料的基础之上,本文对锁相环的基本模块
——鉴频鉴相器、电荷泵、低通滤波器以及压控振荡器的常用电路进行了结构分
析和性能比较;分析了锁相环的基本理论,主要从系统设计角度出发,对锁相环
的系统理论进行比较深入的研究,推导出系统参数和电路参数的关系。
,论文
主要阐述了这个电路系统的设计方法。
仿真。我们不仅成功地设计出中心频率为480MHz的锁相环,而且对其中的关键部
件鉴频鉴相器和电荷泵进行了改进,提出了自己的想法,在更大的程度上减小了
死区;为了减少系统的相位噪声,我们设计了一个高线性度差分结构的压控振荡
器。从锁相环建立时间的仿真结果可知,我们的理论研究结果和实验结果相符。

关键词: 鉴频鉴相器电荷泵压控振荡器锁相环死区
Abstract
Abstract

After a deep study of the materials about PLL, this thesis starts with the analysis
parison of the ponents of PLL, which are the Phase Frequency
Detector (PFD), the Charge Pump (CP), the Low Pass Filter (LPF) and the Voltage
Controlled Oscillator (VCO). Then, we make an analysis of the basic principle of the
PLL, with an emphasis on system design. Finally, we get the relationships between the
circuit parameters and the system parameters.
This thesis presents the design methodology of a PLL-based integer-N frequency
synthesizer, with an internal loop-filter, which is used for clock recovery in
. The synthesizer is designed and simulated in µm, SMIC, digital
CMOS process. Not only do we essfully design a PLL with a center frequency of
480MHz, but also we improve the ponents like PFD and CP to reduce the
deadzone to the full extent. To lower the phase noise, we propose a VCO with a pair of
differential inputs, which has good linearity between the output frequency and the
control input voltage. From the settling time of the simulation results, we know that the
theory conclusions and the simulation results fit well.

Keywords: PFD Charge Pump VCO PLL Deadzone
创新性声明

本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究
成果。尽我所知,除了文中特别加以标注和致谢中所罗列的内容以外,论文中不
包含其他人已经发表或撰写过的研究成果;也不包含为获得西安电子科技大学或
其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做
的任何贡献均已在论文中作了明确的说明并表示了谢意。
申请学位论文与资料若有不实之处,本人承担一切相关责任。

本人签名: 谭润钦日期: 05/0