文档介绍：国防科学技术大学
硕士学位论文
低功耗数据触发微处理器功能单元的设计与实现
姓名:苏博
申请学位级别:硕士
专业:计算机科学与技术
指导教师:王志英
2010-11
国防科学技术大学研究生院硕士学位论文
摘要
随着半导体工艺技术的发展,功耗问题已经成为微处理器设计者无法回避的
挑战之一。尤其是在嵌入式领域中,一方面,处理器的性能随着应用需求的升高
而增强,带动耗电量的增大;另一方面,由于采用电池供电,系统储电量非常有
限。两方面因素共同作用,使嵌入式领域中的低功耗研究处于十分重要的地位。
首先,本文针对嵌入式多媒体应用,研究了低功耗数据触发体系结构。然后,
使用动态操作数检测技术设计实现了定点乘法器,使用异步电路技术设计实现了
浮点乘法器和浮点加法器。最后,设计实现了低功耗数据触发微处理器腾越-II,
在其功能单元实现中使用了上述低功耗技术。本文主要内容如下。
1. 研究了低功耗数据触发微处理器体系结构。数据触发体系结构具有结构简
单、模块化强、设计灵活、并行度高等优点。首先,分析嵌入式多媒体应用程序
的指令特点,确定了数据触发微处理器内核功能单元的比例及数量。然后,根据
多媒体应用程序整数操作数的特点,选择动态操作数检测技术实现定点功能单元。
最后,根据内核及各功能单元的流水线结构特点,选择异步电路设计技术来实现
计算内核与各功能单元。
2. 设计实现了基于动态操作数检测技术的定点乘法器。将操作数分为多个位
段,通过操作数检测模块识别每一个位段的数据有效性,并在原有设计中加入锁
存器、选择器等逻辑,使部分积生成模块、部分积压缩模块、加法器模块在无需
计算时保持原有的电路状态。实验表明,优化后的设计减小了定点乘法器电路中
信号的开关活动性,降低了功耗。
3. 设计实现了异步浮点乘法器、异步浮点加法器。将浮点乘法器、浮点加法
器设计为多级流水结构。通过基于宏单元的异步电路设计流程对流水化功能单元
进行异步化设计。实验表明,异步浮点乘法器、异步浮点加法器较同步设计降低
了时钟功耗。
4. 设计实现了低功耗数据触发微处理器腾越-II。腾越-II 微处理器包含同步数
据触发内核及异步数据触发内核,包含应用上述低功耗技术实现的功能单元。腾
越-II 微处理器在 UMC- 工艺下实现。本文通过腾越-II 测试平台对芯片进行
了测试。实验表明,同步内核与异步内核都达到了 200MHz 的性能指标,异步内
核功耗为同步内核功耗的 43%~65%。

关键词:低功耗;功能单元;动态操作数检测;异步电路;数据触发体系结
构;微处理器
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国防科学技术大学研究生院硕士学位论文
Abstract
With the rapid development of the semiconductor technology, the problem of
power consumption has e a challenge for the designers of microprocessors. This
problem is more serious in embedded domain. In one aspect, the performance of the
embedded microprocessors is increasing rapidly with the boom of application
requirements. This makes the power consumption e higher. In the other aspect,
battery is the main power source in most embedded systems, so the energy is limited.
The study on low-power techniques is of great sense in embedded domain.
This thesis introduces the low-power design methods in functional units of data
triggered architecture microprocessor. The fixed-point functional units are optimized
through dynamical operands detection technology. The floating-point functional units
ar