文档介绍：实验八任意进制分频器
实验目的
实验内容及步骤
实验设备和器材
实验预****要求
实验思考题
实验报告要求
实验原理
一实验目的
掌握任意进制分频器的设计方法。
掌握同步计数器74LS161多级级联的方法。
研究不同连接方式时对分频数的影响。
二实验原理
分频器和计数器是数字电路和自动控制电路中极重要的一种单元电路,分频器由最高位输出分频模数,计数器由其内部各级触发器输出不同的计数模数。随着中规模电路的出现,分频器的设计方法,主要是合理灵活地应用计数器芯片,实现任意进制分频。
74LS161是一种四位二进制可预置的同步加法计数器,图3-4-1是其引脚图,表3-4-1是其功能表。
图3-4-1 74LS161-163引脚图
图3-4-2 7分频电原理图
表3-4-1 74LS161功能表
输入
输出
Cr
CP
LD
P
T
A
B
C
D
QA
QB
QC
QD
0
Ф
Ф
Ф
Ф
Ф
Ф
Ф
Ф
0
0
0
0
1
↑
0
Ф
Ф
A
b
c
d
a
B
c
d
1
↑
1
0
Ф
Ф
Ф
Ф
Ф
QA
QB
QC
QD
1
↑
1
Ф
0
Ф
Ф
Ф
Ф
QA
QB
QC
QD
1
↑
1
1
1
Ф
Ф
Ф
Ф
加1
从功能表中可知,当清零端Cr=0时,计数器输出QA=QB=QC=QD=0。当Cr=1,LD=0,CP脉冲的上升沿作用后,74LS161内部触发器的输出端QA、QB、QC、QD的状态分别与数据输入端A、B、C、D状态相同,称为置数工作状态。而当Cr=LD=1时,P、T中有一个为0时,计数器不计数,输出端状态不变。只有当Cr=LD=P=T=1、CP端在脉冲上升沿作用后,
计数器加1。此外74LS161还有一个进位输出端OC,其逻辑关系是OC=QA .QB .QC .。
(1)用清零功能设计16以下任意进制分频器
图3-4-2是构成7分频的电原理图。图中每个时钟(CP)脉冲作用后,74LS161就加“1”,当QA=QB=QC=“1”时,74LS20的三个输入端QA、QB、QC均等于“1”,输出则跳变为“0”,计数器重新开始计数。74LS161输出断QD、QC、QB、QA的变化规律列于表3-4-2。每输入7个时钟脉冲,输出端就有一个很窄的负脉冲。同理可作表3-4-3,,是一个窄脉冲。在QA、QB、QC、QD输出端上可能会出现不应有的毛刺。从表3-4-3可见,当分频数为7时,只需QA、QB、QC分别接四与非门的三个输入端,而四与非门的另一个输入端接高电平。
CP
QD
QC
QB
QA
0
0
0
0
0
1
0
0
0
1
2
0
0
1
0
3
0
0
1
1
4
0
1
0
0
5
0
1
0
1
6
0
1
1
0
7
0
1
1
1
表3-4-2 图7分频电路中各触发器的输出状态
表3-4-3 与非门输入端与分频数的关系表
分频数
3
4
5
6
7
8
9
10
11
12
13
14
15
四与非门输入
A
1
1
1
1
1
QD
QD
QD
QD
QD
QD
QD
QD
B
1
QC
QC
QC
QC
1
1
1
1
QC
QC
QC
QC
C
QB
1
1
QB
QB
1
1
QB
QB
1
1
QB
QB
D
QA
1
QA
1
QA
1
QA
1
QA
1
QA
1
QA
(2)利用LD端实现16位以下的任意进制分频
图3-4-3是利用74LS161和74LS04组成的9分频器。在CP脉冲作用后,74LS161就加“1”。当QA=QB=QC=QD=T=1时,OC输出一个正脉冲,脉宽等于一个时钟周期,在LD端就有一个负脉冲,74LS161进入置数准备状态,在下一个时钟脉冲上升沿到达时,把数据输入端A、B、C、D的数据置入内部触发器,完成置数功能。LD端的脉冲就是9分频后的输出脉冲,这种电路的分频数N为
式中A、B、C、D接地时为“0”,否则就为“1”。,A=B=C=1,D=0代入3-4-1式中可得分频数为
N=1×20+1×21+1×22十0×23+1=9
表3-4-4列出了图3-4-3在每个时钟脉冲CP作用下QA、QB QC QD和QC输出