文档介绍：国防科学技术大学
硕士学位论文
高性能浮点乘加部件的优化设计
姓名:张静波
申请学位级别:硕士
专业:电子科学与技术
指导教师:邢座程
20071101
要摘浮点乘加部件歉咝阅芪⒋砥髦械暮诵脑怂悴考唬乃俣扔牍亩整个微处理器性能具有很大的影响。研究半定ǘㄖ苹旌仙杓朴呕迪指咝阅艿母〉愠本文对⒋砥髦械母〉愠思硬考醒芯亢陀呕杓疲谥С炙ňǘ雀〉愠思拥低延迟结构基础上,采用半定制设计优化和全定制设计优化相结合的方法,在算法、编码、逻辑实现结构、电路、版图等层次进行设计和优化,使浮点乘加部件的性能大幅提升。在工艺下,逻辑综合和版图模拟结果显示,优化后浮点乘加部件的工作频率可本文的研究成果包括以下几点:捎檬救魉迪指〉愠思硬考褂呕杓浦腥ǘㄖ粕杓频谋戎厥手校加部件具有广泛的应用价值和重要的现实意义。以达到,达到了优化设计的目标。治鲅芯康脱映俑〉愠思硬考幕∩希岢隽烁〉愠思硬考暾挠呕杓品案,并总结归纳出浮点乘加部件的优化设计流程。慕思邮越滓莆涣考扑愫图邮越滓莆黄鞯氖迪纸峁梗7⒍越滓莆涣考扑与对阶移位器最大的并行性,使加数对阶移位的逻辑运算延时减小了%。证了设计优化目标的可行性。按照逻辑级数进行逻辑划分,同时精细调整各站的逻辑以均衡各站延时,使浮点乘加部件达到最优的性能。〉愠思硬考泄丶幽?、,位或门的最大延时为位与门的最大延时为=ǘㄖ粕杓颇?橛τ糜诟点乘加部件的优化设计中,达到了较好的优化效果。关键词:浮点乘加部件,半定制设计优化,全定制设计优化,优化设计流程国防科学技术大学研究生院学位论文第痀
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表目录直接可确定结果符号位的情况⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.表某站逻辑优化前后性能对比⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.表三种部分积累加实现的性能比较⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.表动态逻辑工作时序⋯⋯⋯⋯⋯。⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..位或门的电路模拟结果⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯表综合策略的优缺点⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯表浮点乘加部件半定制设计优化部分各站的逻辑综合结果⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.标准单元基本参数⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.表三种压缩器的性能比较⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯一表动态或敕敲叛邮彼嫔热胧康谋浠挥朊诺牡缏纺D饨峁国防科学技术大学研究生院学位论文第
图目录各种浮点指令的使用频率分布图⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯低延迟浮点乘加部件的总体结构框图⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.符号位数据通路的实现逻辑⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.加数的对阶移位⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯优化设计流程⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯原设计流水线的逻辑划分及各站时序分析结果⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯改进后加数对阶移位的实现⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.优先编码逻辑电路结构⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯。改进后的优化编码逻辑电路结构⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.负载的均衡⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.输入顺序对延时的影响⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯浮点乘加部件的十站流水线逻辑划分⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯两种布线方式⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.标准单元特征参数提取流程⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯√⋯⋯..传统的压缩器⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯。逻辑优化的两个传输门全加器实现的压缩器⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯。传输管逻辑实现的压缩器⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯。逻辑与传输管逻辑混合实现的压缩器⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.Ⅸ逻辑⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.压缩器的模拟结果⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.压缩器的模块布局⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.图图传统浮点乘加部件结构框图⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯亩ㄒ濉馐栽硗肌!原设计加数对阶移