文档介绍：华中科技大学
硕士学位论文
应用于流水线型模数转换器的采样保持电路的研究与设计
姓名:洪毅
申请学位级别:硕士
专业:微电子学与固体电子学
指导教师:邹雪城
20080520
华中科技大学硕士学位论文
摘要
近年来,模数转换器(ADC)在制造工艺、结构、性能上都有了突飞猛进的发展,
正在朝着高速、高分辨率的方向发展。采样保持电路用于流水线型模数转换器的最
前端,其输出信号精度和建立速度直接影响到整个流水线型模数转换器的分辨率和
转换速率,因此采样保持电路的设计成为流水线型模数转换器电路设计的关键环节。
本文针对8 bit 25 MHz Pipelined ADC的应用为目标进行采样保持电路的研究与设计。
本文主要研究应用于流水线型模数转换器中的采样保持电路的相关设计技术。
首先从采样保持电路的基本理论入手,详细分析了采样保持电路采样模式和保持模
式工作原理。其次对于各个模式下影响采样保持电路性能的非理想因素进行全面而
深入的分析。在采样模式下主要分析了影响模拟开关性能的因素如电荷注入效应、
开关时钟馈通效应、开关电阻的非线性等;在保持模式下主要对运放的建立时间的
数学模型进行了详细的研究,同时对比分析了各种结构运算放大器的性能。然后运
用MATLAB对整个系统进行建模分析,建模时为了模拟实际情况,对影响采样保持
电路性能的非理想因素也进行了建模。在进行实际电路设计时,针对影响模拟开关
性能的各个因素提出了相应的改进方案,在设计运放时运用了几何规划方法对运算
放大器进行了优化设计。
µm CMOS工艺模型在Cadence环境下对电路进行了模拟仿真。仿
真结果表明, MHz正弦波,采样频率为25 MHz时,大信号建立时
ns, µV。对输出信号进行离散傅里叶变换(DFT)得到
dB,达到了8 bit 25 MHz Pipelined ADC采样频率技术指标,研究设计的
采样保持电路可以应用于相应的模数转换器中。

关键词:采样保持电路,流水线型模数转换器,自举采样开关,建立时间
I
华中科技大学硕士学位论文
Abstract
In recent years, analog-to-digital converters have gained great development in
process, architecture and performance. Sample and hold circuit is developing towards high
speed and high precision which is in the front of the ADC. The setting error and setting
speed are the most important parameters of the Sample-and-Hold circuit which affects the
resolution and speed of the whole pipelined ADC directly. Therefore the design of sample
and hold circuit e the most important cell in pipelined ADC. An 8 bit 25 MHz
pipelined ADC S/H circuit is introduced in this thesis.
The relevant techniques about the design of Sample-and-Hold circuit in pipelined
ADC are discussed in this thesis. Firstly, Starting from basic principles of Sample and hold
circuit, we analysis the sample and hold modes in details. Secondly we analysis the
Non-ideal factors impacting the Sample-and-hold circuit in every mode fully and deeply.
Factors effecting analog switch performance in the holding mode, such as charge injectio