文档介绍：华中科技大学
硕士学位论文
基于精度的12位逐次逼近型ADC的研究与设计
姓名:胡春
申请学位级别:硕士
专业:软件工程
指导教师:应建华
20090527
华中科技大学硕士学位论文
摘要
本文设计的是 12 位逐次逼近型 ADC(Analog to Digital Converter),主要包括采样
/保持电路、比较器、DAC(Digital to Analog Converter)模块以及带隙基准电流源。采
样/保持电路采用的是 CMOS 开关,比单沟道MOS 开关有更大的导通状态动态范围。
其中的单位增益运放采用的是 rail-to-rail 差分输入结构,实现了输入共模范围从 0 到
Vdd 的轨到轨输入,电流补偿技术使得输入跨导恒定,从而减小了频率补偿的难度
使得相位裕度达到了 78°,Class AB 的输出方式使得运放在保持高效率输出的情况
下减小了信号失真,同时折叠式共源共栅负载和两级放大的结构使运放能够达到
90dB 的高增益。比较器的输入和负载部分同运放一样,不同的是输出采用的是推挽
输出,该结构能够保证在不牺牲速度的情况下,提高其驱动大容性负载的能力。DAC
模块采用的是串行电阻电压按比例缩放结构,由相同类型DAC 缩放组合分别处理高、
低六位有效字,使得该模块的面积尺寸缩小很多。带隙基准电流源的基准电压随温
度变化的幅度很小,温度曲线表明三种模型下总的温度系数为 ppm/℃。
整个电路的仿真采用的是 µ m CMOS 工艺,电源电压为。仿真软件采
用的是 Synopsys 公司的 Hspice-2005。仿真结果表明,设计的 ADC 分辨率在允许的
共模范围中间电平能够达到 12 位,功耗为 ,积分非线性 INL 和微分非线性
DNL 均超过了 1LSB,在性能方面需要提高。
关键词:ADC 逐次逼近式 rail-to-rail 运放 DAC 模块
I
华中科技大学硕士学位论文
Abstract
This paper presents the design of a 12bit essive approximation (SAR) ADC
mainly including sample/hold circuit, comparator, digital logic control, DAC module and
bandgap reference current circuit. The sample/hold circuit adopted CMOS switches to
increase its dynamic paring with single channel switch in induced condition. The
unity-gain amplifier in the sample/hold circuit adopted rail-to-rail differential input
architecture to improve mon input range from 0 to Vdd to realize full scale
ensured input transconductance gm constant to easy
pensation making the phase margin reach 78 ° .Its Class AB output way
weakened the signal distortion with high output efficiency. Besides, two level amplifiering
stage and folded cascode architecture maintained high gain to reach for the
comparator, input and load parts are the same with the unity-gain amplifier. The difference
between them was parator adopted push pull output way to improve its ability of
driving large capacitance load. DAC module adopted voltage scaling architecture of series
connecting resistors to process hig