文档介绍：QuartusII使用Testbench方法2012-05-1517:51:03|分类:默认分类|字号订阅1、建立好工程,编译无错。2、点击菜单栏中processing,选择start,选择starttestbenchtemplatewrite。此时会自动生成testbench模板到项目文件夹simulation里面,、,进行修改编辑。4、在项目管理窗器件上右击选择件Device打开如下界面点击弹出点击NEW,打开如下界面5、:modulefreq01_vlg_tst();freq01i1(//portmap-connectionbetweenmasterportsandsignals/(clk),.f_10k(f_10k),.f_30k(f_30k),.f_50k(f_50k),.rst_n(rst_n));填写如下单击…,所有设置就完成了6、点击Tools>RUNEDAsimulationTools>RUNRTLsimulation即可。若无错误,系统可自动调用Modesim,直到弹出仿真图形。QuartusII是Altera公司开发的功能最强大的PLD编译工具,全面取代MAX+PLUS使用步骤:一、、「File」→「NewProjectWizard」开始新工程的建立设置。『NEXT』2、指定project的路径,和project的名称,顶层文件的名称(一般与工程名相同)。3、指定project中要include的文件。4、选择project中要使用的一些EDATOOLS。5、选择所使用的器件的家族“family”和具体型号。6、『finish』完成工程的设置。二、:图形文件“BlockDiagram/SchematicFile”,Verilog语言文件“VerilogHDLFile”1、完成工程文件的输入,若为顶层文件,则文件名应该保存为与工程名相同。2、编译设置:「Assignment」→「CompilerSettingsWizard」→「Next」3、根据编译窗口的提示修改错误。4、pilationReport”会分成如下几项:(1)Analysis&Synthesis语法检查,把大电路转成较小的元件(2)Fitter器件资源利用情况,引脚分配情况等(3)Assembler连线各元件(4)TimingAnalyzer时间分析三、、综合、时间、分析后就可以建立波形仿真文件进行功能仿真1、建立仿真文件「File」→「New」→「OtherFiles」→「VectorWaveformFile」→「OK」2、选择输入输出引脚Edit→「InsertNodeorBus」→「NodeFinder」,在「Filter」处选择「Pins:all」,再按下「>>」将所有选中的引脚添加到“SeletedNodes”框,点「OK」→「OK」完成引脚添加。可通过右键修改引脚的显示方式、属性、初始值等参数。3、仿真时间、栅格的设置Edit→『EndTime』设置仿真结束的时间,『GridSize』设置每个栅格表示的时间。仿真时间是以建立仿真文件时给出的