文档介绍：基于FPGA的四人抢答器设计实验报告南京铁道职业技术学院EDA技术及其应用实验报告实训课程:EDA技术及其应用实训项目:基于FPGA的四人抢答器指导老师:于淑萍姓名:张秀梅班级:电子信息1101学号:192012年12月21日星期五基于FPGA的四人抢答器设计顶层原理图:四人抢答器工作原理:@功能要求:1、1)有多路抢答,抢答台数为4;2)具有抢答器开始后20秒倒计时,20秒倒计时后五人抢答显示超时,并报警;3)能显示超前抢答台号并显示犯规报警;2、系统复位后进入抢答状态,当有一路抢答按键按下,该路抢答信号将其余各路抢答信号封锁,同时铃声响起,直至该路按键松下,显示牌显示该路抢答台号。@设计说明:四人抢答器框图:与门显示电路与门与门与门抢答保持电路抢状态答倒计时电路译码输出K3K4K2K1反馈信号停止信号开始四人抢答器框图系统复位后,反馈信号为高电平,使K1,K2,K3,K4输入有效,当抢答开始后,在第一个人按键后,保持电路输出低电平,同时送显示电路,让其保存按键的台号并输出,并反馈给抢答台,使所有抢答台输入无效,计时电路停止。当有人在规定时间无人抢答时,倒计时电路输出超时信号。当主持人开始未说完时,有人抢先按键时将显示犯规信号。三、各功能模块的语言源文件:@:t20(stop,start,reset,CLK,q,yellow,green,red);inputstop,start,reset,CLK;//定义四个输入,开始、停止、复位、时钟output[7:0]q;//定义输出outputyellow,green,red;wireyellow,green,red;wire[7:0]q;//定义内部连线integertmp1,tmp2,CA;always@(posedgeCLK)begin//时序过程if(reset)begintmp1=0;tmp2=2;CA=0;endelseif(stop==0)beginif(start)beginif(tmp1==0)beginif(tmp2==0)beginCA=1;endelsebegintmp2=tmp2-1;tmp1=9;endendelsebegintmp1=tmp1-1;endendendendassignyellow=CA;assignq[7:4]=tmp2;assignq[3:0]=tmp1;assigngreen=stop&start;assignred=stop&(~start);endmodule@:modulefirst(reset,a,lockout,firstman); input[3:0]a; inputreset;//复位输入 output[3:0]firstman; outputlockout;//输出结果reg[3:0]c;reg[3:0]firstman;regclk,lock;always@(a)beginif(a[3]|a[2]|a[1]|a[0]==1)beginclk<=1'b1;end elsebeginclk<=1'b0;endendalways@(posedgeclkorposedgereset)beginif(reset)beginc<=4'b0000;lock<=1'b0;end elseif(lock==0)beginc=a;lock<=1'b1;end