数字电路设计三态输入触发器及锁存器实验报告.docx

文档介绍：数字电路设计三态输入触发器及锁存器实验报告一、。。二、—S触发器一片 74LS75 四位D锁存器一片三、,每两个D锁存器由一个锁存信号G控制,当G为高电平时,输出端Q随输入端D信号的状态变化,当G由高变低时,Q锁存在G端由高变低前Q的电平上。(1),并列出功能状态表。(2),1D~4D接逻辑开关作为数据输入端,G1,2和G1,4接到一起作为锁存选通信号ST,1Q~4Q分别接到7段译码器的A—D端,数据输出由数码管显示。设:逻辑电平H为“1”,L为“0”ST=1, 输入0001,0011,0111,观察数码管显示。ST=0, 输入不同数据,观察输出变化。。4043为三态R—S触发器,其包含有四个R—S触发器单元,输出端均用CMOS传输门对输出状态施加控制。当传输门截止时,电路输出呈“三态”,即高阻状态。。(1)三态输入R—S触发器功能测试验证R—S触发器功能,并列出功能表。注意:(a)不用的输入端必须接地,输出端可悬空。(b)注意判别高阻状态,参考方法:输出端为高阻状态时用万用表电压档测量电压为零,用点组档测量电压为无穷大。(2)(数据选通器)及一片406