文档介绍：上海交通大学
硕士学位论文
深亚微米互连线时延的缓冲插入优化
姓名:黄章财
申请学位级别:硕士
专业:电路与系统
指导教师:毛军发
20040101
上海交通大学硕士学位论文

深亚微米互连线时延的缓冲插入优化

摘要

SOC 的设计多基于深亚微米(DSM) 和超深亚微米(VDSM)
当工艺技术达到 ìm 时以下互连线的时延与器件的时延相比
已经不能忽略了这时互连线的时延已经成为构成电路时延的主要部
分由于互连线的长度对时序的作用十分显著如果在逻辑设计阶段
不充分考虑物理实现的各种问题就会造成逻辑设计和物理设计的最
终失败解决的方法是在逻辑设计阶段充分考虑物理实现方面的问
题
集成电路设计中对互连线时延进行有针对性的性能驱动的优化
方法有很多一般常用的有缓冲器插入线宽优化门级尺寸优化等
其中缓冲器插入方法是比较行之有效的方法本文中我们首先着重
进行插入缓冲器的时延分析当插入缓冲器后传输信号经过缓冲器
时也有一个时延因而为了精确估计系统的延迟对缓冲器的时延分
析也必不可少本文的研究首先是基于 Sakurai 的 MOS 管模型提
出一种新的延迟估算模型它不仅满足短沟道的器件电流特性也充
分考虑了输入信号的影响该时延估算模型与 spice 仿真结果的误差
比较小而后我们讨论了集成电路互连线负载的问题由于集成电路
特征尺寸的减小互连线的单位电阻增大由于这个电阻对晶体管的
负载金属互连线电容起着屏蔽的作用过去将互连线看作是一段集
i
上海交通大学硕士学位论文

中电容参数的计算方法已经不能精确得出器件延迟于是人们已考
虑用新的模型替代互连线我们在p模型基础上提出一个与原来器件
延迟模型相兼容的计算互连线有效电容的新模型我们发现在互连
线电阻的一定范围内对电容的屏蔽效应是一个线性关系这样我们
就可以用一个线性的模型计算出互连线的有效电容可以很大程度地
减小所耗的资源本文最后基于时延模型对二端连线的缓冲
器插入问题进行了讨论给出了最小时延下缓冲器的最佳数量和位
置同时给出了在一定时延约束条件下的最少缓冲器数量及位置

关键字互连线时延缓冲器有效电容

ii
上海交通大学硕士学位论文

VDSM Interconnect Delay Optimization by Buffer Insertion

ABSTRACT

SOC design mostly bases on the DSM and VDSM process. With the
process of DSM and VDSM, the delay of interconnect wire can’t be
neglected pared with the delay of active devices because it
es the major of circuit delay. So a new es up and has
to be faced with. The logic design and physical design will be failed if the
IC design engineers don’t take the interconnect problem into account.
Interconnect-driven timing optimization techniques, such as wire
sizing, buffer insertion and gate sizing have gained widespread attention
in deep submicron design. In particular, buffer insertion techniques have
been essful in reducing interconnect delay. It is important to estimate
the buffer delay for the system design. In this paper, a new delay model is
proposed for CMOS buffer based on Sakurai’s MOS model. At the same
time, as integrated circuit technology continues im