文档介绍：湖南大学
硕士学位论文
数字电视信道编码系统的研究与设计
姓名:李珂
申请学位级别:硕士
专业:电路与系统
指导教师:郑善贤
20070302
硕士学位论文
摘要
近年来数字电视相关设备的设计开发成为热门,其中具有自主知识产权的
IP 核开发更是重中之重。在整个数字电视系统中,如何设计出高效的信道编码
器对于提高系统的整体性能和抗干扰能力有着重要作用。本文基于欧洲 DVB 标
准提出信道编码方案,在实现功能的基础上提高编码器的效率,并完成 FPGA
设计。
本文首先研究了 DVB 和 DMB-TH 标准,接着提出了对应的信道编码系统
模块方案,并详细阐述了 DMB-TH 标准中 LDPC 编码器的设计。其二,RS
(Reed-Solomon)码是一类重要的线性分组码,具有很强的纠正突发错误和随
机错误的能力,被广泛应用于各种差错控制领域特别是通信系统中,DVB 标准
的信道编码外码采用缩短的 RS(204,188)编码。本文对 RS 编码中用到的相关数
学知识如伽罗华域的概念、算术运算等进行分析,为编码器的设计打下基础。其
三,设计 RS 编码器时,对乘法运算电路进行两级优化,并运用对称系数的生成
多项式,大大减少了硬件资源的消耗。开发工具使用 Quartus II,用 Verilog 语
言编写代码,在 Altera 公司的 APEX20KE FPGA 上进行设计验证。通过建立测
试平台模拟 MPEG-2 输入码流,与用 C 语言编写的模型进行输出结果的对比,
证明了编码器功能的正确性。其四,进行 FPGA 设计时,在资源利用、I/O 时
序、最高时钟频率方面进行优化,编译结果证明了该系统是一个非常高效的 RS
编码器,频率可达到。其五,设计了码流处理、能量扩散、FIFO 和
卷积交织等模块,编写了 Verilog 代码,编译后得到 FPGA 硬件资源消耗和芯片
时钟频率。
通过功能的验证和与优化前的系统进行对比,本设计的功能和性能均达到了
要求。本系统符合 DVB 标准,并实现了 FPGA 硬件资源的充分利用,达到了较
高时钟频率,是一个高效可靠的信道编码系统。
关键词:信道编码;数字电视;DVB; RS 编码器;FPGA
I
数字电视信道编码系统的研究与设计
Abstract
In recent years the design of DTV equipment has been a hotspot and the
development of IP core with self-owned intellectual property is the most important.
Designing an efficient encoder is very important to the overall performance and
anti-interference ability of the whole DTV system. The paper proposes the channel
coding scheme based on European DVB standard, improves the efficiency of the
encoder on the basis of implementing functions and designs the FPGA.
The paper firstly introduces DVB and DMB-TH standard, proposes the
channel coding scheme for each standard and describes the design of LDPC
encoder of DMB-TH standard in detail. Secondly, RS(Reed-Solomon) code is a
important kind of linear block code and has very strong ability of correcting burst
errors and random errors, so it is widely used in the field of error control
especially munication system. The outer code of the DVB standard’s
channel code is the shorten RS(204,188) code. The