文档介绍：EDA 课程设计? ??——四人智力竞赛计数抢答器系别:计算机与电子信息工程系姓名:张虎学号: 201092150109 班级: 10电本班指导老师:胡亚琦四人智力竞赛计数抢答器一、设计任务与要求任务:要求设计一个四人智力计数抢答器。要求: (1) 设计制作一个可容纳四组参赛者的数字智力抢答器,每组设置一个抢答按钮供抢答者使用。(2) 电路具有第一抢答信号的鉴别和锁存功能。(3) 系统具有计分电路。(4) 系统具有犯规电路。二、总体框图根据设计要求,本系统应具有第一抢答信号的鉴别和锁存、答题计时、动态显示和声光提示等功能。为了完成上述功能,该系统应由抢答鉴别和锁存电路、答题计时电路、数显驱动电路和声光驱动电路等组成。抢答器设计的关键是准确地判断第一抢答信号和锁存。在得到第一抢答信号后应立即进行电路封锁,使其他组抢答无效。形成抢答信号后,由数显电路显示抢答组别,由声光电路提示超时抢答。输入电路判别电路声光数显控制声光显示数字显示计时电路图1总体框图三、选择器件 1、装有 QuartusII 软件的计算机一台。 2、7段数码显示管。 3 、芯片:使用 Altera 公司生产的 Cyclone 系列芯片,如 EP1C12Q240C8 芯片。 4、EDA 实验箱一个。 5,下载接口是数字芯片的下载接口(JTAG )主要用于 FPGA 芯片的数据下载。 6、时钟源。 Cyclone 的性能特性 Cyclone 器件的性能足以和业界最快的 FPGA 进行竞争。 Cyclone FPGA 内部包括可配置逻辑模块 CLB (Configurable Logic Block ) 、输出输入模块 IOB (Input Output Block )和内部连线( Interconnect )三个部分。 FPGA 的基本特点主要有: 1)采用 FPGA 设计 ASIC 电路,用户不需要投片生产,就能得到合用的芯片。 2)FPGA 可做其它全定制或半定制 ASIC 电路的中试样片。 3)FPGA 内部有丰富的触发器和 I/O引脚。 4)FPGA 是ASIC 电路中设计周期最短、开发费用最低、风险最小的器件之一。 5)FPGA 采用高速 CHMOS 工艺,功耗低,可以与 CMOS 、TTL 电平兼容。可以说, FPGA 芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。四、功能模块 1: library ieee; use ; entity feng is port(cp,clr:in std_logic; q:out std_logic); end feng; architecture feng_arc offeng is begin process(cp,clr) begin ifclr='0' then q<='0'; elsif cp'event and cp='0' then q<='1'; end if; end process; end feng_arc; 此程序为抢答鉴别模块 feng 该模块主要实现抢答和鉴别的功能。在主持人发出抢答指令以后,若有参赛者按下抢答器的按钮,该模块将参赛者按下按键的信号输出高电平给锁存模块。图2抢答鉴别模块的仿真波形 clr 是低电平有效;当cp来个下降沿时,输出 q将一直为高电平符合模块要求。 2: library ieee; use ; entity sel is port(clk:in std_logic; a:out integer range 0to7); end sel; architecture one ofsel is begin process(clk) variable aa: integer range 0to7; begin ifclk'event and clk='1' then aa:=aa+1;end if; a<=aa; end process; end one; 此程序为 VHDL 程序该程序生成的符号及仿真波形如下: 图3片选信号模块仿真图当来一个脉冲时,输出将增加 1,符合模块要求。 3: library ieee; use ; entity lockb is port(d1,d