文档介绍：一、VHDL基本结构
1. 一个项目的输入输出端口是定义在
A. 实体中 B. 结构体中
C. 任何位置 D. 进程中
2. 描述项目逻辑功能的是
A. 实体 B. 结构体
C. 配置 D. 进程
3. 关键字ARCHITECTURE定义的是
A. 结构体 B. 进程
C. 实体 D. 配置
，其中哪种库是用户的VHDL设计现行工作库：
5. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述是
A．器件外部特性；
B．器件的内部功能；
C．器件的综合约束；
D．器件外部特性与内部功能。
6. 在VHDL中，库可以包含一个或多个
A. 程序包 B. 结构体 C. 输入 D. 输出
7. 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为
A． 设计输入 B. 设计输出 C. 设计实体 D. 设计结构
8. Q为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：
A. Q：IN BIT； B. Q：OUT BIT； C. Q：INOUT BIT； D. Q：BUFFER BIT；
10. VHDL设计文件的实体说明部分描述的是
：
12. 下列选项中，哪些项在VHDL程序设计文件中属于可选部分
D. 库、程序包和配置
13. 关于VHDL中实体说明的格式，以下叙述不正确的是
“ENTITY 实体名 IS”开头，以“END 实体名”结束
14. 在VHDL的实体说明中，端口名表的作用是
、输出端口的信号类型及端口模式
、输出端口的数目
15. 在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以把它们汇集在 中。
，必须使用 来选择用于综合和仿真的结构体。
，用 声明端口为双向方向
18. 类属说明的正确格式是：
(delay:TIME=20us); (delay:TIME:=20us);
(delay TIME=20us); (delay=TIME:=20us);
19. VHDL的设计实体可以被高层次的系统 ，成为系统的一部分
( )标准库
，说法错误的是
、常量和用户数据类型，供多个设计实体共享
，不能由用户自己定义程序包
：Use 库名．程序包