文档介绍：摘要互连线的串扰噪声给高速集成电路的性能带来了严重影响,成为影响信号完整性的主要问题之一。如何快速、准确估算串扰噪声的峰值,对它所引起的延迟进行分析,进而采取有效的措施进行抑制已成为国内外相关研究者所关注的热点。本文在前人工作的基础上,针对串扰产生的原因、串扰的分析模型和串扰噪声峰值的估计进行了‘定工作,得到了一些有意义的结果。本文首先研究了串扰的来源:芯片内互连线间的寄生效应,着重分析了这些寄生电容、电感的提取方法。模拟结果表明:线间的寄生电容远大于互连线与衬底的耦合电容,且与线阃距大小成反比,已占据影响串扰诸因素的主导地位。通过对几种典型结构的寄生电容提取进行的分析研究得出结论:同层互连线中,对某厄连线寄生电容影响最大的是其相邻的互连线,其他金属层中导体对其影响随距离增加而减小。以上述参数的分析为基础,我们进行了串扰峰值估算的研究。基于分段集总参数的分布式模型,我们研究产生耦合噪声的互连网络所具有的一些特殊性质以简化串扰峰值计算。通过分析可以看出:串扰峰值除了与互连线自身参数模型直接有关之外,也是驱动电阻和负载电容的单调减函数,考虑电感作用时,它是互连电感的单调增函数,这一特性对于分析串扰峰值有重要的意义。接着,文章提出了一种将时域测度不变方程法米鱂奈毡界条件来估算串扰峰值的数值计算方法。由于时域分析更能反映出高速集成电路的本质特征,而且,通过浠患纯裳杆俳骋皇奔涞愕慕峁;怀善涤结果,所以方法在高速集成电路的分析中逐渐得到广泛的应用。使用方法进行数值计算所受到的主要限制在于为了使有限的计算空间与无限的实际空问等效,必须要设置合适的吸收边界条件,我们将魑狥奈边界条件引入到高速集成电路串扰分析中,取得了较为理想的数值计算结果。最后,对于后续工作进行了一些展望,希望能够在现有工作的基础上深入进行研究。关键词:,互连,串扰估计,,高速集成电路中互连线的串扰峰值估计研宄
..甒.,,,,中国科学技术大学硕士学位论文高速集成电路中五连线的串扰峰值估计研究—,猚,,.瓼,,甌,..,篤琲,,
绪论第一章集成电路的发展趋势和芯片的信号完整性问题向骶捎爰傻缏返姆⒄骨魇白年世界上第一块半导体集成电路琁出现¨岳矗集成电路疚闹芯赴氲继寮傻缏罚郧鸹旌霞傻缏罚丛谔沾沙牡咨将各种元件用印制互连线连接而成的电路嗄曛衅浼啥群托阅芊⑸惊人的变化,年美国仙童公司的げ猓集成电路的每一芯片上集成的晶体管元件数目呈指数增长。这就是著名的定律。纵观的发展历程,其集成复杂度确实遵循稍谘杆僭龀ぁ1简单示出了近十年来的最新发展和未来趋势半导体技术的飞速发展和市场需求的激增构成了集成电路没计技术进步的两副引擎。当前及未来相当长一段时间内设计主要围绕以下几个目标进行:高性能、高集成度、低功耗、短面市时间】。集成电路的发展主要有以下趋势:钛俏⒚坠ひ杖允悄壳耙约敖ɡ匆欢问奔涞闹饕9ひ占际本文盏募傻缏肺L致鄞逑。芯片的加工技术越来越精细,设计规则越来越小,集成规模越来越大。酒匣チ咚嫘酒婊⒓~愕慕鹗艋チ摺表半导体芯片进展ⅲ.:鹯穞卜￡:‘々:小嘎旷弦岔二.Ⅵ琍;镀,卷汗w酰骸秈敞ⅲ籸,農唬甐叫净趣串·’‘
⑸玫墓柙财阶鲈酱螅本英坏墓柙财捍罅坑糜谑导收产,直径英寸的圆片也正在研制中。⑿、高速疍和疉于~身的片上系统酒ɑ岽罅砍龉邸芯片中的信号完整性问题随着的高速化、高集成化、高密度化和高性能化,片内电路的特征尺寸不断缩小,芯片的输入/输出引线数急剧增加,芯片内部的连线长度和密度迅速卜升,同时金属布线层的数目在不断加大,连线的横截面积也嫠跣在追求高性能的条件下,集成电路芯片中的时钟频率将越来越高,信号的上爿时间和下降时间越来越短。根据电磁场理论,这样高速的电流切换会在芯片内部互连线的周围产生时变的磁场和时变的电场,在这种时变电磁场的作用下,信号变化产:生的干扰现象变得越来越严重;加上芯片集成度的提高,线宽的减小,线与线问的耦合串扰现象也越来越严重。为了获得更高的性能,芯片中用于数字处理部分的精度在不断增加,相应的总线宽度也不断增加,多路信号的同步切换使得地线反弹现象也越来越严重。与此同时,为了获得较低的功耗,系统芯片的供电电压在断降低,系统的噪声容限变得越来越小,晶体管的闽值电压越来越低,整个系统的抗干扰能力越来越弱。在系统芯片的设计中,不但要考虑数字部分产生的干扰对自身的影响,还要考虑它们通过衬底耦合对模拟部分的影响,以适应模拟部分对噪声越来越强的敏感性。信号完整性,飧鲈粗饕T谏淦电路设计中关心的问题,现在在高速寮吧钛俏⒚准傻缏飞杓浦幸脖匦加以考虑。由于高速数字信号的模拟特性,